公开(公告)号：CN107918694B

公开(公告)日：2024-04-16

申请号：CN201710941717.X

申请日：2017-10-11

申请人： 英特尔公司

发明人： S·达尔 ,  M·A·耶尔 ,  L·辛加哈尔 ,  N·鲁巴诺夫 ,  S·艾迪亚

IPC分类号： G06F30/34

摘要： 可以使用逻辑设计设备生成用于集成电路的配置数据以实施所述集成电路上的电路设计。实施电路设计可以包括将功能块放置在增大了实施最优电路设计的集成电路的最大操作频率的最优位置。逻辑设计设备可以对包括初始放置的功能块的初始放置的电路设计执行定时分析。定时分析可以识别可以通过将电路设计内的关键功能块移动至候选放置位置来缩短的一个或多个关键路径。可以采用宽度优先搜索来遍历表示可能的候选位置以及在可能的候选位置之间的路径的分级图形，以生成最短的更新的关键路径。关键功能块可以被移动至与所述更新的关键路径对应的候选位置。缩短关键路径的过程可以被迭代地执行。

公开(公告)号：CN110109859B

公开(公告)日：2024-03-12

申请号：CN201910218813.0

申请日：2015-05-29

申请人： 阿尔特拉公司

发明人： D·希派 ,  M·朗哈默 ,  J·伊斯特莱克

IPC分类号： G06F13/42

摘要： 可编程集成电路设备上的加速处理器结构包括处理器以及多个可配置数字信号处理器(DSP)。每个可配置DSP都包括电路块，电路块又包括多个乘法器。加速处理器结构还包括：第一总线，以将数据从处理器传输至可配置DSP；以及第二总线，以将数据从可配置DSP传输至处理器。

公开(公告)号：CN108780469B

公开(公告)日：2023-09-05

申请号：CN201780012033.X

申请日：2017-02-10

申请人： 阿尔特拉公司

发明人： V·贝茨 ,  S·赵 ,  I·A·易卜拉欣 ,  O·特雷斯卡塞斯

IPC分类号： G06F30/34

摘要： 用于操作可编程逻辑构造(16)的方法和系统包括动态参数缩放控制器(22)，动态参数缩放控制器(22)通过在使用用于可编程逻辑构造(16)的校准配置的校准模式期间循环通过多个操作条件的同时维持操作参数，来跟踪在多个操作条件下起作用的操作参数。该动态参数缩放控制器(22)还在校准表中存储用于操作参数的一个或多个功能性值。该动态参数缩放控制器(22)还使用用于操作参数的动态值来操作使用设计配置的可编程逻辑构造(16)，该操作参数是至少部分基于多个操作条件的。

公开(公告)号：CN116610283A

公开(公告)日：2023-08-18

申请号：CN202310609507.6

申请日：2017-08-18

申请人： 阿尔特拉公司

发明人： M·朗哈默尔

IPC分类号： G06F5/01 ,  G06F7/485 ,  G06F7/491 ,  G06F7/499 ,  G06F7/50

摘要： 集成电路可以包括支持可变精度的浮点加法器。浮点加法器可以接收要相加的第一和第二输入，其中，第一和第二输入每个都具有尾数和指数。取决于指数的差以及正在执行加法还是减法，可以使用双路径浮点加法器架构将尾数和指数值分成近路径和远路径。尾数值可以是左对齐的，而粘接位是右对齐的。最大尾数的硬件可用于支持较小尾数的计算，而不使用额外的算法结构，仅具有一些多路复用和解码逻辑。

公开(公告)号：CN110289849B

公开(公告)日：2023-08-11

申请号：CN201910412119.2

申请日：2014-09-22

申请人： 阿尔特拉公司

发明人： S·佩里 ,  M·朗哈默 ,  R·梅登

IPC分类号： H03K19/1776 ,  H03K19/17748 ,  G06F30/34 ,  G06F1/02

摘要： 本公开的实施例涉及可编程集成电路设备和可编程逻辑系统。本公开的实施例涉及配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。

公开(公告)号：CN108228395B

公开(公告)日：2023-07-14

申请号：CN201711163140.0

申请日：2017-11-21

申请人： 英特尔公司

发明人： D·刘易斯

IPC分类号： G06F11/18 ,  G06F15/78

摘要： 本公开涉及用于绕开电路行中的缺陷的技术。集成电路包括电路行。集成电路的第一区域包括电路行中的每个电路行的第一部分，并且集成电路的第二区域包括电路行中的每个电路行的第二部分。集成电路基于第一区域中的电路行中的第一电路行中的第一缺陷来将用于第一区域中的电路行的第一子集的功能转移到第一区域中的电路行的第二子集。集成电路基于第二区域中的电路行中的第二电路行中的第二缺陷来将用于第二区域中的电路行的第三子集的功能转移到第二区域中的电路行的第四子集。

公开(公告)号：CN108206036B

公开(公告)日：2023-05-23

申请号：CN201711134937.8

申请日：2017-11-16

申请人： 英特尔公司

发明人： 张卫民 ,  徐彦忠

IPC分类号： G11C7/24 ,  G11C11/417

摘要： 提供一种集成电路，其包括随机存取存储器单元的阵列。每个存储器单元可以包括由上拉晶体管和下拉晶体管形成的反相电路以及耦合到所述反相电路的存取晶体管。上拉晶体管可以形成在n阱中。存储器单元还可以耦合到单粒子锁定(SEL)防止电路。SEL防止电路可以包括箝位电路、电压感测电路、以及驱动器电路。响应于在存储器单元中的一个存储器单元处的单粒子阿尔法粒子撞击，可以在箝位电路处呈现暂时的电压升高。电压感测电路可以检测电压升高并且引导驱动器电路将n阱偏置到深反向偏置区。以这种方式进行操作，SEL防止电路可以缓解SEL，同时使存储器单元泄漏最小化。

公开(公告)号：CN116113935A

公开(公告)日：2023-05-12

申请号：CN202180061881.6

申请日：2021-08-27

申请人： 英特尔公司

发明人： A·塔库尔 ,  D·苏巴雷迪 ,  M·A·侯赛因 ,  A·那拉马尔普 ,  M·库马什卡尔

IPC分类号： G06F15/17

摘要： 一种具有片上系统(SOC)架构的处理器包括：一个或多个中央处理单元(CPU)，该一个或多个CPU包括多个核心。合并了逻辑光计算快速链接(CXL)协议堆栈路径的光CXL通信路径在链接层之后直接发送和接收光比特流，绕过CXL协议堆栈的多个层级。CXL接口控制器连接到一个或多个CPU，以使得能够通过光CXL通信路径在CPU和一个或多个CXL装置之间进行通信。

公开(公告)号：CN115525247A

公开(公告)日：2022-12-27

申请号：CN202210581177.X

申请日：2022-05-25

申请人： 英特尔公司

发明人： M·朗哈默尔

IPC分类号： G06F7/523

摘要： 本发明涉及高精度可分解的DSP实体。一种数字信号处理(DSP)块包括：多个乘法器；以及与多个乘法器分离的求和块。DSP块能够被配置为仅使用多个乘法器中的第一乘法器执行第一乘法运算，以确定第一浮点值和第二浮点值的第一乘积。另外地，DSP块能够被配置为通过以下操作在第三浮点值与第四浮点值之间执行第二乘法运算：在多个乘法器中的每一个乘法器处接收根据第三浮点值和第四浮点值生成的两个整数值；经由多个乘法器，通过在每一个乘法器处将两个整数值相乘来生成多个子积；以及通过经由求和块将多个子积相加来生成第二乘法运算的第二乘积。

公开(公告)号：CN115494905A

公开(公告)日：2022-12-20

申请号：CN202210546858.2

申请日：2022-05-18

申请人： 英特尔公司

发明人： A·斯里尼瓦桑 ,  R·古塔拉 ,  S·韦伯 ,  A·达苏 ,  M·伊耶 ,  E·努尔维塔迪

IPC分类号： G05F1/56

摘要： 一种电路系统包括第一电压调节器电路，所述第一电压调节器电路基于第一控制信号生成用于集成电路管芯的第一电源电压。所述第一电压调节器电路基于所述第一电源电压生成第一反馈信号。所述电路系统还包括第二电压调节器电路，其基于第二控制信号生成用于集成电路管芯的第二电源电压。所述第二电压调节器电路基于所述第二电源电压生成第二反馈信号。所述电路系统还包括第三电压调节器电路，其基于所述第一反馈信号生成所述第一控制信号，并基于所述第二反馈信号生成所述第二控制信号。所述电路系统可以包括完全集成的、板上和封装上电压调节器电路。