公开(公告)号：CN118889880A

公开(公告)日：2024-11-01

申请号：CN202411370051.3

申请日：2024-09-29

申请人： 珠海一微半导体股份有限公司

发明人： 赖钦伟 ,  钟伟金

IPC分类号： H02M7/219 ,  H02M1/10 ,  G01R19/14 ,  H02J7/34 ,  G06F15/163

摘要： 本申请公开负载控制电路、芯片、通信电路及交互控制方法，负载控制电路包括整流桥电路、调制电路、能量控制模块以及第一控制器；整流桥电路与调制电路连接；整流桥电路与能量控制模块连接；第一控制器分别与调制电路和能量控制模块连接；整流桥电路，用于对输入的信号进行整流，输出整流结果；其中，整流桥电路中输入信号的端口，用于并联连接负载控制电路外部的负载元件；第一控制器，用于通过控制调制电路来引起整流桥电路中的电流变化，带动所述负载元件中的电流变化，以进行调制；所述能量控制模块，用于通过所述整流结果来为所述负载控制电路外接的电容进行充电，并选通所述负载控制电路外接的电容来为调制电路供电。

公开(公告)号：CN118796151A

公开(公告)日：2024-10-18

申请号：CN202410520056.3

申请日：2024-04-26

申请人： 中国移动通信有限公司研究院 ,  中国移动通信集团有限公司

发明人： 王兵 ,  李锴 ,  邹博韬 ,  陈佳媛 ,  张昊

IPC分类号： G06F7/72 ,  G06F15/163 ,  G06F9/30

摘要： 本申请公开了一种加速装置、方法、存储介质及计算机程序产品。其中，加速装置包括：第一处理器和第二处理器；所述第一处理器，用于在待执行指令与加密算法的模运算相关联的情况下，向所述第二处理器发送所述待执行指令和与所述待执行指令关联的待处理数据；所述第二处理器，用于接收所述第一处理器发送的所述待执行指令和待处理数据，基于所述待执行指令和待处理数据，执行与所述待执行指令关联的模运算，得到运算结果，并向所述第一处理器发送所述运算结果。

公开(公告)号：CN118708538A

公开(公告)日：2024-09-27

申请号：CN202410716957.X

申请日：2024-06-04

申请人： 奇异摩尔(上海)集成电路设计有限公司

发明人： 焦博 ,  陈迟晓 ,  田陌晨 ,  祝俊东 ,  温德鑫

IPC分类号： G06F15/80 ,  G06F15/163 ,  G06F13/12 ,  G06F13/16

摘要： 本发明提供了一种存算一体芯粒的集成系统，包括至少一个芯粒，所述芯粒包括：处理模块；片间接口模块，通信连接于所述处理模块，所述芯粒之间通过片间接口模块通信连接，以及神经处理模块，通信连接于所述处理模块。通过本发明提供的一种存算一体芯粒的集成系统，能够显著提升芯粒的可扩展性。

公开(公告)号：CN118708531A

公开(公告)日：2024-09-27

申请号：CN202411199509.3

申请日：2024-08-29

申请人： 山东云海国创云计算装备产业创新中心有限公司

发明人： 王瑞廷 ,  周朗 ,  王长红 ,  邹晓峰 ,  李拓

IPC分类号： G06F15/163 ,  G06F21/60 ,  G06F21/72

摘要： 本申请实施例提供了一种可重构密码协处理器、基板管理控制器和目标数据的处理方法，其中，该可重构密码协处理器包括：第一处理器，与基板管理控制器中的第二处理器连接，用于将第二处理器发送的需求信息发送至智能控制模块，其中，需求信息用于指示对目标数据进行处理的目标算法；智能控制模块，与数据模块和第一处理器连接，用于根据需求信息调节可重构密码计算模块的共享计算资源，并将数据模块发送的目标数据发送至可重构密码计算模块；可重构密码计算模块，用于通过调节后得到的第一计算资源对目标数据进行处理，其中，第一计算资源包括：可重构密码计算模块中的固定计算资源，调节后的共享计算资源。

公开(公告)号：CN118573613A

公开(公告)日：2024-08-30

申请号：CN202410655656.0

申请日：2024-05-24

申请人： 西安芯海微电子科技有限公司

发明人： 郝春潮 ,  苏昌勖 ,  王博

IPC分类号： H04L43/18 ,  G06F15/163 ,  H04L69/22 ,  H04L69/08

摘要： 本申请涉及通信协议检测技术领域，尤其涉及一种通信协议检测方法、电路、芯片及电子设备。本申请实施例提供的通信协议检测方法、电路、芯片及电子设备，将接收的通信协议信号转换为输入检测信号；获取所述输入检测信号的至少一个检测信号特征；根据所述至少一个检测信号特征确定所述通信协议信号的通信协议类型；通过上述方式，将通信协议信号转换为输入检测信号，再根据输入检测信号的至少一个检测信号特征确定其对应的通信协议类型，适配于多种通信协议类型的通信协议信号，有利于提高利于检测的通用性和效率，并且，通过至少一个检测信号特征进行判断，有利于提高检测准确性。

公开(公告)号：CN112486248B

公开(公告)日：2024-08-16

申请号：CN202011310514.9

申请日：2020-11-20

申请人： 芯原微电子(上海)股份有限公司 ,  芯原控股有限公司 ,  芯原微电子(南京)有限公司

发明人： 丁群

IPC分类号： G06F1/12 ,  G06F15/163

摘要： 本发明的基于多FPGA互联的收发信号恢复方法、系统及终端，应用多FPGA多SelectIO互联的系统，所述方法包括：收发双方FPGA均使用由本地DUT clk以及派生出的Strobe信号，采用固定封包结构进行收发信号管理。解决了大型同步RTL逻辑无法在多个FPGA中进行实现的问题。本发明采用FPGA的SelectIO作为底层串并转换基础，基于多个FPGA内DUT clk的产生方法(另外专利申请中)，在每个FPGA内部以验证逻辑实际运行DUT clk上升沿做Strobe信号，采用固定的封包结构，完成RTL分割后的大量跨芯片signal从一个FPGA传输到另外一个FPGA的实现。本专利方法可对大型同步逻辑RTL，在任意block边界分割到多个FPGA上的实现，保证原有设计RTL的clk cycle级的真实吞吐效率。并且FPGA还有相当快的运行速度。

公开(公告)号：CN118170714B

公开(公告)日：2024-08-09

申请号：CN202410585569.2

申请日：2024-05-13

申请人： 北京壁仞科技开发有限公司 ,  上海壁仞科技股份有限公司

发明人： 请求不公布姓名

IPC分类号： G06F15/78 ,  G06F15/163

摘要： 本发明涉及一种用于加速计算的方法、计算装置、介质和程序产品。该方法包括：在运算单元组所在的当前芯片的二级缓存上配置缓存区，用以对跨芯片获取的只读数据进行备份；响应于确认运算单元组中的运算单元存在访问请求，确认缓存区所备份的只读数据中是否包括所述访问请求所关联的待访问数据；以及响应于确认缓存区所备份的只读数据中不包括所述访问请求所关联的待访问数据，使得所述运算单元访问其他芯片的二级缓存，以获取所述访问请求所关联的待访问数据。本发明能够显著降低片上网络带宽的消耗。

公开(公告)号：CN118445246A

公开(公告)日：2024-08-06

申请号：CN202410521838.9

申请日：2024-04-28

申请人： 深圳市志奋领科技有限公司

发明人： 王平安 ,  黄湘江 ,  张望 ,  叶立平

IPC分类号： G06F15/163 ,  G06F13/40

摘要： 本发明提出一种基于RS‑485总线的通信方法、系统、设备及存储介质，该方法包括：每一从机接收所述主机发送的广播命令，并根据所述广播命令进入主动模式；每一从机将所述广播命令中的第一通信地址与本机地址进行匹配；将匹配成功的从机作为当前从机，所述当前从机生成响应数据，并将所述响应数据发送给所述主机和其它从机；每一从机将所述响应数据中的第二通信地址与本机地址进行匹配，将匹配成功的从机重新作为所述当前主机，重复上述步骤。本发明由于是从机主动向主机上传返回数据，可以减少数据传输流程，从而提高数据传输效率。

公开(公告)号：CN118427149A

公开(公告)日：2024-08-02

申请号：CN202410660048.9

申请日：2024-05-27

申请人： 东南大学

发明人： 朱云鹏 ,  刘宏韬 ,  司鑫 ,  江哲

IPC分类号： G06F15/163 ,  G06F9/54

摘要： 本发明公开了一种面向超标量处理器细粒度指令分析的数据传输架构及其工作方法，超标量主核包括数据转发通道，数据转发通道与事件过滤器相连接，事件过滤器与分发器、与映射器相连接；所述映射器与分发器的控制端相连接，所述分发器的P个输出端口与传输网络的P个输入端口连接；传输网络的P个双向端口分别与P个协处理器的端口相连接。本发明在主核的关键位置插入旁路电路，提供无缓冲的数据转发通道。使用事件过滤器来过滤和打包转发的数据。映射器使用调度引擎给出调度决策，分发器和传输网络将数据路由到后端模块进行指令分析，可灵活配置数据过滤和分发策略，性能开销低，为处理器的细粒度指令分析提供了有力的支持。

公开(公告)号：CN118363915A

公开(公告)日：2024-07-19

申请号：CN202410444747.X

申请日：2024-04-15

申请人： 江苏理工学院

发明人： 陈立兴 ,  程钦 ,  林雪 ,  韩晓新 ,  朱成喜

IPC分类号： G06F15/163 ,  G06F9/50

摘要： 本发明的计算路径自决策的处理器芯片架构，包括由多个互相连接的计算单元构成的计算阵列，每一计算单元均对应连接一决策单元；当计算单元执行完计算子任务后，对应的决策单元获取其余计算单元的信息数据，进行决策，如果决策单元计算得出更优计算方案，则将第一计算路径变更为第二计算路径，将计算任务或计算数据根据第二计算路径传递至下一计算单元；否则仍按照第一计算路径进行传递；以此类推，直至计算任务结束；该发明通过在计算阵列内部嵌入决策单元，通过决策单元动态选择计算路径中的下一个计算单元，使得计算单元能够根据信息和状态自主决策计算路径，从而实现了计算路径的自决策提高计算资源利用效率，增强系统的灵活性和适应性。