公开(公告)号：EP0689744A1

公开(公告)日：1996-01-03

申请号：EP94909141.0

申请日：1994-03-14

申请人： NOKIA TELECOMMUNICATIONS OY

发明人： PELTOMÄKI, Arto

IPC分类号： H04J3 ,  H04Q11

CPC分类号： H04Q11/0478 ,  H04J3/14 ,  H04J2203/006 ,  H04J2203/0089

摘要： The invention relates to a method for controlling a conditional connection in a synchronous digital telecommunications system (SDH), in which a signal has a frame structure consisting of a predetermined number of bytes of fixed length and comprising a pointer indicating the phase of the payload within the frame structure. The method comprises transmitting condition information (eb) relating to a useful signal, on the basis of which information the connection is made. In order to enable control of conditional connections in a synchronous digital telecommunications network without using the effective capacity of the network, the condition information (eb) is transmitted at least in one byte belonging to the overhead (SOH or POH) section of the frame structure.

公开(公告)号：EP0660555A3

公开(公告)日：1995-09-13

申请号：EP95103191.3

申请日：1990-01-08

申请人： FUJITSU LIMITED

发明人： Obana, Yuji ,  Hiramoto, Masanori ,  Tanaka, Masayuki

IPC分类号： H04J3/06 ,  H04J3/16

CPC分类号： H04J3/047 ,  H04J3/0608 ,  H04J3/1611 ,  H04J2203/0089

摘要： A digital signal demultiplexing apparatus which demultiplexes a serial multiplexed signal having at a header thereof a frame multiplexed synchronizing pattern, in which a 2-byte frame multiplexed synchronizing pattern and a 1-byte demultiplexing circuit identification pattern which are prescribed for each demultiplexing circuit are byte-multiplexed, and which comprises:
detection means (61) for outputting a detection signal by detecting from the multiplexed signal the frame synchronizing pattern corresponding to one demultiplexing circuit (51 to 5n); and
timing generation means (62) for generating a timing signal based on the detection signal from said detection means, the n demultiplexing circuits respectively having demultiplexing circuit identification pattern detection means (63) for detecting the demultiplexing circuit identification pattern from the multiplexed signal based on the timing signal from the timing generating means, and n demultiplexing means (64) for demultiplexing their own data from the multiplexed signal based on their own demultiplexing circuit identification pattern which is detected.

摘要翻译： 多路复用器包括将从多个电路输入的信号转换为具有附加位的第一传输速度的m（任意整数）并行信号的n（任意整数）复用电路（11至1n），并行 - 串行转换器电路（40）和将n个多路复用电路和并行串行转换电路连接在一起的总线（30）。 n个多路复用电路中的每一个具有使用比第一传输速度的n倍快的第二传输速度的脉冲信号将m个并行信号发送到总线上的电路。 数字信号分离器包括串行并行转换器电路（75），n（任意整数）分离电路（51至5n），其将附加位与串行并行转换器电路（75）的m个并行信号分离，并发送信号 以及将串并联转换电路（75）和n个分离电路连接在一起的总线。 每个分离电路以与预定传输速度相同的速度的时钟定时从串行并行转换器电路接收发送到总线上的信号。 @（58pp Dwg.No.3 / 19）@。

公开(公告)号：EP0651924A1

公开(公告)日：1995-05-10

申请号：EP93915741.0

申请日：1993-06-29

申请人： ITALTEL SOCIETA ITALIANA TELECOMUNICAZIONI s.p.a.

发明人： BIANCALANA, Alberto ,  COLLIVIGNARELLI, Marco

IPC分类号： H04J3 ,  H04L12 ,  H04Q11

CPC分类号： H04J3/1617 ,  H04J2203/0089 ,  H04L2012/5646 ,  H04L2012/5672

摘要： Method for the cellization and decellization of a binary data flow including informative structures known as tributary units or TUs, and in particular TU-32, TU-21 and TU-12. Starting from an informative flow set up like an STM-1 frame (corresponding so to the international specifications and norms), through an adaptation operation (Higher Order Path Adaptation), the data flow is structured in an origin byte frame OF (Origin Frame), typically inside a switching node. This frame is cellizised and, after the processing of the information, it is reorganized in a destination byte frame DF (Destination Frame), and from this frame a STM-1 structure is obtained again, which will be transmitted to the following switching node without further elaboration at TU level.

摘要翻译： 用于二进制数据流的细胞化和去细胞化的方法，包括称为支流单位或TU的信息结构，特别是TU-32，TU-21和TU-12。 数据流从一个STM-1帧（与国际规范和规范相对应）建立的信息流开始，通过一个自适应操作（高阶路径适应），以原始字节帧OF（原始帧） 通常在交换节点内。 这个帧被信元化，并且在信息处理之后，它被重新组织在目的地字节帧DF（目的地帧）中，并且从该帧再次获得STM-1结构，其将被发送到下一个交换节点 在TU层面进一步阐述。

公开(公告)号：EP0618694A3

公开(公告)日：1995-05-03

申请号：EP94104953.8

申请日：1994-03-29

申请人： ROBERT BOSCH GMBH

发明人： Reuber, Hans-Jürgen

IPC分类号： H04J3/06 ,  H04J3/14 ,  H04B1/74 ,  H04L1/22 ,  H04L7/00

CPC分类号： H04J3/0623 ,  H04J2203/0033 ,  H04J2203/006 ,  H04J2203/0076 ,  H04J2203/0089

摘要： Datensignale, die aus einer Nachrichtenquelle stammen, über verschiedene Übertragungswege übertragen werden und auf diesen Wegen mit unterschiedlichen Störsignalen beaufschlagt werden müssen im Empfänger synchronisiert und nachgeregelt werden. Die empfangenen Datensignale werden empfangsseitig mit ihrem jeweiligen Takt jeweils in einen elastischen Speicher eingelesen. Der gemeinsame Ausgabetakt der elastischen Speicher wird über eine phasenstarre Regelschleife (PLL) so eingestellt, daß Ein- und Ausleseadresse des Speichers im Betriebskanal um 180 gegeneinander verschoben sind. Eine Synchronisationsschaltung stellt in den Ersatzkanälen die relative Position von Schreib- und Lesezeiger zueinander solange nach, bis die Ausgangssignale in den Ersatzkanälen und im Betriebskanal keinen Laufzeitunterschied mehr aufweisen. Das Fehlersingal der Regelschleife wird aus der modulo-2 Summe der Datensignale am Ausgang der elastischen Speicher gebildet. Die Synchronisationsschaltung summiert das Fehlersignal über eine Schätzdauer von N Takten auf und vergleicht es mit einem Schwellwert. Wird dieser überschritten, wird der asynchrone Zustand angenommen und die Verzögerung des Signals im Ersatzkanal um eine Taktperiode verändert. Wird der Schwellwert unterschritten, synchroner Zustand, bleibt die Verzögerung unverändert.

公开(公告)号：EP0559090A3

公开(公告)日：1995-03-29

申请号：EP93103052.2

申请日：1993-02-26

申请人： ALCATEL N.V.

发明人： Noser, Francis Gerard

IPC分类号： H04Q11/04 ,  H04J3/16 ,  H04L12/64

CPC分类号： H04Q11/0421 ,  H04J3/1611 ,  H04J2203/0005 ,  H04J2203/0012 ,  H04J2203/0089 ,  H04Q11/0478 ,  Y10S370/907

摘要： A server combines a multiplexer/demultiplexer with a circuit switch to handle both high-speed overhead and data interfaced to the server through a cross-connect; multiple servers may be connected to the cross-connect in a star, mesh or ring network.

摘要翻译： 服务器将多路复用器/解复用器与电路交换器组合起来，以处理通过交叉连接与服务器连接的高速开销和数据; 多个服务器可以连接到星形，网状或环形网络的交叉连接。

公开(公告)号：EP0609570A1

公开(公告)日：1994-08-10

申请号：EP93200023.5

申请日：1993-01-07

申请人： ALCATEL BELL Naamloze Vennootschap ,  ALCATEL N.V.

发明人： Roobrouck, Pascal

IPC分类号： H04J3/16

CPC分类号： H04J3/247 ,  H04J2203/0089 ,  H04J2203/0098 ,  H04L2012/5672 ,  H04L2012/5678

摘要： The randomizer stores information units corresponding to time slots of a PCM-stream (IN) in consecutive memory locations of a buffer memory (BM). The number of memory locations of this memory (BM) corresponds to the length of a subframe within which the randomizer substantially randomizes the order of the information units.
This randomization is achieved by reading the stored information units in an order dictated by a permutation (A1) of the addresses of the memory locations. This permutation (A1) is substantially randomly selected from the limited number of possible permutations by a permutation means (PM) and is started simultaneously with the arrival of the first information unit of a subframe.
In order to ensure that all information units are forwarded to the output stream (OUT) the mentioned permutation is repeated (A2) by a permutation repetition means (PRM) simultaneously with a new permutation (A1) corresponding to a next subframe.

摘要翻译： 随机化器将对应于PCM流（IN）的时隙的信息单元存储在缓冲存储器（BM）的连续存储器位置中。 该存储器（BM）的存储器位置的数量对应于随机化器基本上随机化信息单元的顺序的子帧的长度。 通过以存储器位置的地址的置换（A1）所指示的顺序读取存储的信息单元来实现该随机化。 该置换（A1）从置换装置（PM）的有限数量的可能排列中基本随机地选择，并且与子帧的第一信息单元的到达同时开始。 为了确保所有信息单元被转发到输出流（OUT），所提供的置换通过置换重复装置（PRM）与对应于下一个子帧的新置换（A1）同时重复（A2）。

公开(公告)号：EP0592842A2

公开(公告)日：1994-04-20

申请号：EP93115140.1

申请日：1993-09-21

申请人： ALCATEL N.V.

发明人： Boop, Gregory W.

IPC分类号： H04J3/16

CPC分类号： H04J3/12 ,  H04J3/1611 ,  H04J2203/0058 ,  H04J2203/0089

摘要： A serial rate conversion circuit converts the serial rate of a stream of signals, for example, from a SONET overhead data link (ODL) rate of 6.48 Mb/s to and from a data communications channel (DCC) rate of 4.096 Mb/s. The circuit includes a low data flow memory and address select circuit for communicating the stream of serial formatted signals at a low data flowrate and a high data flow memory and address select circuit for communicating the stream of serial formatted signals at a high data flowrate. Clock rate conversion circuitry associates between the low data flow memory and address circuit and the high data flow memory and address select circuit to convert the high data flow serial formatted signals back and forth between the low data flowrate and the high data flowrate while maintaining said stream in a serial format. To provide jitter tolerance during the serial rate conversion process, the high data flowrate frame associates with the low data flowrate frame so that the low data flowrate frame elements are cushioned or buffered by leading and following high data flowrate frame elements.

摘要翻译： 串行速率转换电路例如从数据通信信道（DCC）速率为4.096Mb / s的SONET开销数据链路（ODL）速率6.48Mb / s转换信号流的串行速率。 该电路包括用于以低数据流量传送串行格式化信号流的低数据流存储器和地址选择电路以及用于以高数据流量传送串行格式化信号流的地址选择电路。 时钟速率转换电路将低数据流存储器和地址电路与高数据流存储器和地址选择电路相关联，以在低数据流量和高数据流量之间来回转换高数据流串行格式化信号，同时保持所述流 以串行格式。 为了在串行速率转换过程期间提供抖动容限，高数据流量帧与低数据流速帧相关联，使得低数据流量帧元素被缓冲或由高数据流量帧元素引导和跟随。

公开(公告)号：EP0563511A2

公开(公告)日：1993-10-06

申请号：EP93100460.0

申请日：1993-01-14

申请人： WANDEL & GOLTERMANN GmbH & Co.

发明人： Heidenreich, Karl-Heinz, Dipl.-Ing.

IPC分类号： H04J3/16

CPC分类号： H04Q11/0478 ,  H04J3/1611 ,  H04J2203/0089

摘要： Decoder für Informationsströme in einem Synchronen Digitalen Nachrichten Transport System, bei dem die Informationsströme mehrerer Nachrichtenkanäle in einem Synchronen Transportmodul (STM) untergebracht werden können. Nachrichtenkanäle werden mit Hilfe von Virtuellen Containern (VC) definiert, und zwar innerhalb eines hierarchischen Systems von Blockformaten. Zähler (4,5) dienen zum Decodieren je eines Blockformats, wobei jeder Zähler aus einer Anordnung mit einem RAM (Random Access Memory) (1) und einem OWM (One Word Memory) (2) besteht.

摘要翻译： 提出了一种用于同步数字电信系统中的数据流的解码器，其中多个通信信道的数据流可以容纳在同步传输模块（STM）中。 借助于块格式的分层系统中的虚拟容器（VC）来定义通信信道。 在每种情况下使用计数器（4），（5）来解码块格式，每个计数器包括具有RAM（随机存取存储器）（1）和OWM（一字存储器）（2））的布置。

公开(公告)号：EP0548414A1

公开(公告)日：1993-06-30

申请号：EP91203410.5

申请日：1991-12-24

申请人： ALCATEL BELL Naamloze Vennootschap ,  ALCATEL N.V.

发明人： Dries, Johan Maria Frans ,  Therasse, Yves

IPC分类号： H04J3/06 ,  H04J3/16

CPC分类号： H04J3/1611 ,  H04J3/0605 ,  H04J2203/0089

摘要： A logical machine for processing Synchronous Transport Module (STM) frames STM-4c transmitted according to the Synchronous Digital Hierarchy (SDH) protocol. Each frame STM-4c carries data information and control information which includes a pointer information and concatenation informations. The pointer information indicates the start location of the data information in the frame and the concatenation informations indicate the structure of this data information.
The logical machine is relatively simple since it operates according to a single state diagram in function of a single word comprising both the pointer information and the concatenation informations of a same frame.

摘要翻译： 用于处理同步传送模块（STM）的逻辑机器帧STM-4c中反式mittedgemäß到同步数字系列（SDH）协议。 每个帧STM-4c中携带的数据信息，并且它包括一个指针信息和级联信息的控制信息。 指针信息指示的数据信息的开始位置在所述框架和所述级联信息指示的该数据信息的结构。 逻辑机是相对简单的，因为它操作gemäß在单个字包含两种指针信息和同一帧的级联信息的功能的单一状态图。

公开(公告)号：EP0486874A3

公开(公告)日：1993-06-09

申请号：EP91118894.4

申请日：1991-11-06

申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

发明人： Mizuochi, Takashi, Tsushin System Kenkyusho ,  Sato, Susumu, Tsushin System Kenkyusho ,  Ichibangase, Hiroshi, Tsushin System Kenkyusho ,  Kitayama, Tadayoshi, Tsushin System Kenkyusho

IPC分类号： H04J3/12 ,  H04N7/13 ,  H04N7/08

CPC分类号： H04N21/2365 ,  H04J3/12 ,  H04J14/02 ,  H04J2203/0089 ,  H04N7/08 ,  H04N21/4347 ,  H04Q11/0478

摘要： Multiplex communication system for transmitting different signals through a plurality of channels comprises a transmitter and a receiver. The transmitter comprises a transmitting section for multiplexing and transmitting the different signals through the plurality of channels, and an adder for adding channel identification signals for identifying the respective channels to the signals to be transmitted through the respective channels. The receiver comprises a setting device for setting a desired channel, a detector for detecting the channel identification signals from the signals transmitted from the transmitter, and a channel selector for selecting the channel signal preset by the setting device in accordance with the outputs of the setting device and the detector.