公开(公告)号：EP0901077A1

公开(公告)日：1999-03-10

申请号：EP97115527.0

申请日：1997-09-08

申请人： DEUTSCHE THOMSON-BRANDT GMBH

发明人： Lebeque, Xavier ,  Schweer, Rainer

IPC分类号： G06F12/08

CPC分类号： H04L12/40123 ,  G06F12/0866

摘要： A cache enabling architecture in which a storage reading and/or writing device (2), a caching processor (5) and a mass writing and reading device (3) are each connected to a data bus (1). The storage reading and/or writing device exchanges information directly with the caching processor over the data bus. The caching uses the mass writing and reading device as cache memory.

摘要翻译： 其中存储读取和/或写入设备（2），高速缓存处理器（5）和大量写入和读取设备（3）各自连接到数据总线（1）的高速缓存使能架构。 存储器读取和/或写入设备通过数据总线直接与高速缓存处理器交换信息。 高速缓存使用大量写入和读取设备作为高速缓存。