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公开(公告)号：EP0502884B1
公开(公告)日：1994-09-07
申请号：EP90917128.2
申请日：1990-11-26
申请人： MITEL CORPORATION
发明人： COMEAU, Alain
CPC分类号： G01R31/2856 , H01L22/34 , H01L2924/3011
摘要： A semiconductor test chip for use in semiconductor fabrication fault analysis, comprises an n x m array of transmission gate cells arranged such that within a given row respective strips of conductive material of a first type form common source and drain electrodes for the transistors of the row, the sources and drains of each row being independent, and within a column strips of conductive material of a second type form common gate electrodes such that each column of transistors can be turned on independently. An input circuit permits a pretermined bit pattern to be selectively applied to the inputs of the rows of transmission gate cells. A demultiplexer including output transmission gates is connected to respective outputs of the rows of the array for selectively addressing the output of each row of transmission gate cells. A centre-pulled operational amplifier is connected to the outputs of said output transmission gate cells, and the output of the operational amplifier is coded according to a logic scheme having three levels. Another demultiplexer is provided for selectively turning on each column of transmission gate cells. In this way, the physical nature and location of defects in the chip can be determined from said multi-level coded output. The results are useful for characterizing process yields and reliability. They can also be used for high level yield modelling.
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公开(公告)号：EP0502884A1
公开(公告)日：1992-09-16
申请号：EP90917128.0
申请日：1990-11-26
申请人： MITEL CORPORATION
发明人： COMEAU, Alain
CPC分类号： G01R31/2856 , H01L22/34 , H01L2924/3011
摘要： Puce pour tester les semi-conducteurs destinée à l'analyse des défauts de fabrication de semi-conducteurs comprenant une matrice nx m de cellules de portes de transmission agencées de telles manière qu'au sein d'une rangée donnée, des bandes respectives de matériau conducteur d'un premier type forment une source commune et des électrodes de drain pour les transistors de la rangée, les sources et drains de chaque rangée étant indépendants, et qu'au sein d'une colonne, des bandes respectives de matériau conducteur dedeuxième type forment des électrodes de portes communes de telle manière que chaque colonne de transistors puisse être excitée indépendamment des autres. Un circuit d'entrée permet à un profil binaire prédéterminé d'être appliqué sélectivement aux entrées des rangées des cellules de porte de transmission. Un démultiplexeur comprenant des portes de transmission de sortie est connecté aux sorties respectives des rangées de la matrice afin d'effectuer unadressage sélectif de la sortie de chaque rangée de cellules de porte de transmission. Un amplificateur opérationnel est connecté aux sorties desdites cellules de porte de transmission de sortie et la sortie de l'amplificateur opérationnel est codée selon un schéma logique à trois niveaux. Un démultiplexeur sert à exciter sélectivement chaque colonne de cellules de porte de transmission.De cette manière, la nature physique et la localisation des défauts de la puce peuvent être déterminées à partir de ladite sortie codée à plusieurs niveaux. Les résultats sont utiles pour déterminer les rendements et la fiabilité des processus. Ils peuvent êtreutilisés pour le modelage de rendement de haut niveau.
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