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公开(公告)号：EP0613602B1
公开(公告)日：1996-10-23
申请号：EP92920413.9
申请日：1992-09-30
发明人： WIGHT, Mark, Stephen , DODA, Mervin
CPC分类号： H04L25/4904 , H04L7/0337 , H04L7/046
摘要： A receiver for Manchester encoded data includes an autocalibration feedback loop that generates a timing pulse used to recover the clock and data signals. The autocalibration feedback loop includes a first digital delay line (12) sampled by a plurality of D-type flip-flops (52) in dependence upon the recovered clock signal (RCLK) to produce a control word CNT(O:N) indicative of the number of digital delay elements (50) required to approximate one-half of the recovered clock period. A second digital delay line (14), connectivity mapped (58) to the first, provides three-eights of a clock period delay. The delayed clock signal (DCLK) is derived from the bit stream by sampling in dependence upon the timing pulse (TPLS). The decoded data signal (RDATA) is derived from the bit stream by multiplexing the sampling input in dependence upon the timing pulse and the decoded data signal.
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公开(公告)号：EP0559671B1
公开(公告)日：1994-08-31
申请号：EP91919747.5
申请日：1991-11-13
CPC分类号： H04L7/033 , H04L7/0337
摘要： A phase error integrator (11) for determining the phase error between a data signal and a clock signal frequency locked to the data signal has a data input and a clock input. In one embodiment the phase error integrator (11) is formed as two functional components, namely a phase error detector (20) and an integrator chain (21). The phase error detector (20) sends to the integrator (21) one of two output signals (NAR, NAL) depending on whether the phase error is positive or negative. The integrator chain has a number of outputs (ERR0-ERR13) the first half of which initially have a binary 1 and the second half of which initially have a binary 0. Depending on which output signal arrives from the phase error detector the binary 1's shift right or the binary 0's shift left. The integrator may be combined with a delay block (15) connected to the outputs of the integrator chain (21). The data signal is fed to the delay block (15) and a delayed data output signal is obtained which is connected to the data input of the phase error integrator (11). The delay block (15) delays the data signal until there is concordance between the phase of the clock and delayed data signals.
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公开(公告)号：EP0613602A1
公开(公告)日：1994-09-07
申请号：EP92920413.0
申请日：1992-09-30
发明人： WIGHT, Mark, Stephen , DODA, Mervin
CPC分类号： H04L25/4904 , H04L7/0337 , H04L7/046
摘要： Un récepteur pour les données codées en code Manchester comporte une boucle de retour d'auto-étalonnage qui génère une impulsion d'horloge pour récupérer les signaux d'horloge et de données. La boucle de retour d'auto-étalonnage comprend une première ligne à retard numérique (12) échantillonnée par plusieurs bascules de type D (52) en fonction du signal d'horloge récupéré (RCLK) de manière à fournir un mot de contrôle CNT(O:N) indiquant le nombre d'éléments à retard numériques (50) nécessaires pour évaluer par approximations la moitié de la période d'horloge récupérée. Une seconde ligne à retard numérique (14), mise en correspondance par connexion (58) avec la première, fournit les trois-huitièmes d'un retard de période d'horloge. Le signal d'horloge retardé (DCLK) est dérivé de la suite de bits par échantillonnage en fonction des impulsions d'horloge (TPLS). Le signal de données décodées (RDATA) est dérivé de la suite de bits par multiplexage de l'entrée d'échantillonnage en fonction de l'impulsion d'horloge et du signal de données décodées.
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公开(公告)号：EP0559671A1
公开(公告)日：1993-09-15
申请号：EP91919747.0
申请日：1991-11-13
IPC分类号： H04L7
CPC分类号： H04L7/033 , H04L7/0337
摘要： Intégrateur d'erreur de phase (11), permettant de déterminer l'eerreur de phase entre un signal de données et une fréquence de signal d'horloge synchronisée avec un signal de données, qui comprend une entrée de données et une entrée d'horloge. Dans une des réalisations, l'intégrateur d'erreur de phase (11) se compose de deux composants fonctionnels, à savoir un détecteur d'erreur de phase (20) et une chaîne d'intégrateur (21). Le détecteur d'erreur de phase (20) envoie à l'intégrateur (21) un signal parmi deux signaux de sortie possibles (NAR, NAL) selon que l'erreur de phase est positive ou négative. La chaîne d'intégrateur comporte un certain nombre de sorties (ERR0-ERR13), dont la première moitié commence par un 1 binaire et la seconde moitié par un 0 binaire. Selon le signal de sortie arrivant depuis le détecteur d'erreur de phase, les 1 binaires se déplacent vers la droite ou les 0 binaires se déplacent vers la gauche. L'intégrateur peut être combiné avec un bloc de retard (15) connecté aux sorties de la chaîne d'intégrateur (21). Le signal de données est introduit dans le bloc de retard (15) pour produire un signal de sortie de données retardé qui est relié à l'entrée de données de l'intégrateur d'erreurs de phase (11). Le bloc de retard (15) diffère le signal de données jusqu'à ce qu'il y ait concordance entre la phase de l'horloge et les signaux de données retardés.
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