公开(公告)号：EP3483889A1

公开(公告)日：2019-05-15

申请号：EP18202683.1

申请日：2018-10-25

申请人： STMicroelectronics (Grenoble 2) SAS ,  STMicroelectronics (Crolles 2) SAS ,  STMICROELECTRONICS (ROUSSET) SAS

发明人： ARNAUD, Franck ,  GALPIN, David ,  ZOLL, Stéphane ,  HINSINGER, Olivier ,  FAVENNEC, Laurent ,  ODDOU, Jean-Pierre ,  BROUSSOUS, Lucile ,  BOIVIN, Philippe ,  WEBER, Olivier ,  BRUN, Philippe ,  MORIN, Pierre

IPC分类号： G11C13/00 ,  H01L45/00

摘要： L'invention concerne un procédé de fabrication d'une puce électronique comportant des points mémoire à matériau à changement de phase (134) et des transistors (110, 112), comprenant : a) former les transistors et des premiers et deuxièmes vias (120B, 120A) s'étendant depuis des bornes (122A, 122B) des transistors et atteignant une même hauteur ; b) former un premier niveau de métal comprenant des premières pistes d'interconnexion (202) en contact avec les premiers vias (120B) ; c) former des éléments de chauffage (132) des matériaux à changement de phase sur les deuxièmes vias (120A) ; d) former les matériaux à changement de phase (134) sur les éléments de chauffage (132) ; et e) former un deuxième niveau de métal comprenant des deuxièmes pistes d'interconnexion et situé au-dessus des matériaux à changement de phase, et former des troisièmes vias (204) s'étendant des matériaux à changement de phase jusqu'aux deuxièmes pistes.

公开(公告)号：EP3550622A1

公开(公告)日：2019-10-09

申请号：EP19165354.2

申请日：2019-03-26

申请人： STMicroelectronics (Crolles 2) SAS ,  STMICROELECTRONICS (ROUSSET) SAS

发明人： BOIVIN, Philippe ,  FAGOT, Jean-Jacques ,  PETITPREZ, Emmanuel ,  SOUCHIER, Emeline ,  WEBER, Olivier

IPC分类号： H01L45/00 ,  H01L27/24

摘要： L'invention concerne un circuit intégré comprenant :
une ligne de transistors bipolaires avec une base commune (26), la base commune étant située entre des premières (28) et secondes régions (24) constituant des bornes de conduction ;
une tranchée isolante (32), parallèle et en contact avec la ligne de transistors ; et
un peigne en matériau conducteur contactant avec la base et étant situé entre les premières régions et en regard de la tranchée isolante, le peigne étant séparé des premières régions par des espaceurs (44).

公开(公告)号：EP4362627A1

公开(公告)日：2024-05-01

申请号：EP23204807.4

申请日：2023-10-20

申请人： STMicroelectronics Crolles 2 SAS

发明人： WEBER, Olivier ,  BERTHELON, Remy

IPC分类号： H10B63/10

CPC分类号： H10B63/32 ,  H10B63/80 ,  H10B63/10 ,  H10N70/231 ,  H10N70/826 ,  H10N70/8828

摘要： La présente description concerne un procédé de fabrication d'une puce électronique (45) comportant les étapes successives suivantes :
a) formation d'une première couche sur et en contact avec une deuxième couche semiconductrice (13), la deuxième couche étant sur et en contact avec une troisième couche semiconductrice (15) ;
b) dopage de la première couche de sorte à former, sur la deuxième couche, une première sous-couche (51) dopée du premier type de conductivité (N) et une deuxième sous-couche (49) dopée du deuxième type de conductivité (P) ;
c) formation d'ilots (47) dans la première couche organisés selon une matrice de lignes et de colonnes à la surface de la deuxième couche (13) ; et
d) formation de points mémoires (M1) à base d'un matériau à changement de phase (33) sur les ilots (47) de la première couche.

公开(公告)号：EP4297548A1

公开(公告)日：2023-12-27

申请号：EP23177440.7

申请日：2023-06-06

申请人： STMicroelectronics Crolles 2 SAS

发明人： BERTHELON, Remy ,  WEBER, Olivier

IPC分类号： H10B63/10 ,  H10N70/20

摘要： La présente description concerne un procédé de fabrication d'un dispositif comprenant une première partie (A-A, B-B) dans laquelle est formée une matrice de cellules mémoire et une deuxième partie (SOI) dans laquelle sont formés des transistors, le procédé comprenant :
a. la formation de premières tranchées isolantes (20) séparant les unes des autres les régions (22c) de substrat d'une même ligne de cellules, et
b. la formation de deuxièmes tranchées (18) séparant les unes des autres les régions (22c) d'une même colonne de cellules, les deuxième tranchées (18) ayant une hauteur supérieure à la hauteur des premières tranchées (20),
l'étape a. comprenant les formations indépendantes d'une partie inférieure (40) et d'une partie supérieure (46, 54) de chaque première tranchée,
la formation des parties supérieures comprenant le dépôt d'une première couche isolante, la gravure des portions de la première couche isolante n'étant pas situées sur les parties inférieures.