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    Dispositif de cadrage automatique d'horloge locale par rapport à un signal de données et circuit d'échantillonnage en comportant application
    1.
    发明公开
    Dispositif de cadrage automatique d'horloge locale par rapport à un signal de données et circuit d'échantillonnage en comportant application 失效
    用于与数据信号中的本地时钟发生器的自动同步，并且该装置包括采样电路的电路装置。

    公开(公告)号：EP0168330A1

    公开(公告)日：1986-01-15

    申请号：EP85401449.5

    申请日：1985-07-15

    申请人： Servel, Michel ,  Thomas, Alain

    发明人： Servel, Michel ,  Thomas, Alain

    IPC分类号： H04L7/02

    CPC分类号： H04L7/0338

    摘要： Le dispositif de cadrage automatique d'horloge par rapport à un signal de données comporte un moyen retardateur (10, 12, 14) comportant plusieurs sections de retard pour générer respectivement à patir du signal de données (D), au moins trois signaux de données retardés (D1, D2, D3) présentant, avec le signal de donées initial, des décalages temporels croissants, le retard global étant égal à une période nominale du signal d'horloge, des premiers moyens (Bo-B3) pour mémoriser, au rythme de l'horloge, le signal de données initial et les signaux de données retardés, des moyens pour sélectionner comme échantillon valide de données cardrées par rapport à l'horloge, l'un des signaux de sortie des premiers moyens de mémorisation, et des moyens pour modifier cette sélection en fonction d'un critère prédéterminé.

    摘要翻译： 从与增加的时间延迟输入数据流（D）的多个数据信号中的（D1-D3）的创业轩。 通过内对总延迟等于标称时钟周期延迟线10,12,14）。 初始和延迟的数据被存储在在时钟节奏存储器触发器（B0，B1-B3）。 从合成存储器的输出被应用于包括异或门（16,18,20）上的连续对数据样本的哪些操作的过渡检测器（9）。 之一的信号的被选择作为数据分阶段w.r.t.的有效样品 时钟，并选择在雅舞蹈修改与预定标准。

    Système de commutation de multiplex de paquets
    4.
    发明公开
    Système de commutation de multiplex de paquets 失效
    PAKET复-Vermittlungssystem。

    公开(公告)号：EP0230847A1

    公开(公告)日：1987-08-05

    申请号：EP86460024.2

    申请日：1986-12-09

    申请人： Servel, Michel ,  Thomas, Alain

    发明人： Servel, Michel ,  Thomas, Alain

    IPC分类号： H04L12/54 ,  H04L12/58

    CPC分类号： H04L49/103 ,  H04L49/3009 ,  H04L49/40

    摘要： Le système commute des multiplex à intervalles de temps con­tenant des paquets de longueur fixe provenant de n jonctions en­trantes (E1-E16) vers n jonctions sortantes (S1-S16). Chaque paquet comporte un en-tête plus n mots. Des moyens de conversion (CE1-CE16) transforment les paquets série en paquets parallèles. Des moyens (MET) transmettent aux entrées d'adresse d'une mémoire de comande (MC) l'en-tête et l'identification de la jonction d'origine. La sortie de la mémoire de commande délivre un nouvel en-tête traduit affecté au paquet entrant de manière à former, avec les n mots restants du paquet entrant, le paquet parallèle sortant mémorise par un mémoire tampon (M0-M16). Des moyens de conversion (ps1-ps16) transforment chaque paquet sortants, en un paquet série. Des moyens (FS1-FS16), affectés aux jonctions sortant mémorisent les adresses des paquets qui sont dans la mémoire tampon. Ces moyens sont validés sélectivement en écriture, en fonction d'une information fournie par des sorties de données de la mémoire de commande. Des moyens (ADL1-ADL16) lisent l'adresse contenue dans le moyen de mémorisation corres­pondant, de manière à retrouver, dans la mémoire tampon, le paquet sortant destiné à la jonction.
    Le système comporte une base de temps (BT) fonctionnant à un rythme double du débit mot des multiplex et délivrant n trames cycliques de 2 n intervalles de temps décalées de deux intervalles de temps par rapport à la précédente.

    摘要翻译： 1.一种以多个n个输出连接点（S1，S2，...）为单位的多路复用系统，包括从多个n个入接点（E1，E2，... E16）发出的固定长度分组 S16）每个输入或输出分组具有标题加n个字，所述系统包括： - 第一装置MET，用于发送到具有可访问接入（MC）可编程的控制存储器的地址输入，所述进入连接的标题和标识 每个输入分组的来源，所述控制存储器（MC）的数据输出递送分配给并行输入分组的新的翻译标题来代替原点的标题，以便与分组的剩余n个字形成并行 输出分组， - 缓冲存储器（M0，M1，...，M16）在写入时循环激活以存储输出分组， - 第二转换装置（CTR1，CTR16）对在缓冲存储器中读取的每个输出并行分组进行变换 在分配给地址多路复用的串联分组中，存储存在于缓冲存储器（M0，M1，...，M16）中的分组的地址的多个装置（FS1，...，FS16） 所述装置根据由控制存储器的其他数据输出同样提供的信息项的功能选择性地进行书面验证，存储装置中的每一种以单向方式分配给输出接点，并且易受信号指示 为了读取存储在相应的存储装置中的地址，以便在缓冲存储器中找到旨在用于所述结点的输出包，激活任何一个输出结点，其特征还在于： - 时基 （ni）以节奏的双倍运算，复用并输送2n个时间间隔的n个循环帧，每帧相对于前一个移位两个时间间隔，每个输出结点 离子与n中的一个循环帧相关联，并且每个输出结与n中的一个循环帧相关联，每个帧的第一时间验证用于发送与控制存储器（MC）的地址输入相关联的进入结点的标题的装置 ），其数据输出连接到缓冲存储器的第一基本存储器M0，偶数行的以下时间间隔连续验证缓冲存储器的最后一个基本存储器（M1至M16）的输入，第一间隔 确定第一基本存储器（M0）的输出与第二转换装置之间与所述帧相关联的输出结点之间的联络的帧的时间，以及用于验证在所述帧的输出之间的联络的偶数行的以下时间间隔 n个最后的存储器和朝向所述相关联的输出交叉点的第二转换装置。

    Circuit d'alignement de blocs d'informations numériques de longueur fixe
    5.
    发明公开
    Circuit d'alignement de blocs d'informations numériques de longueur fixe 失效
    在调整了固定长度的数字信息块的装置。

    公开(公告)号：EP0113307A1

    公开(公告)日：1984-07-11

    申请号：EP83460007.4

    申请日：1983-12-22

    申请人： Servel, Michel ,  Thomas, Alain

    发明人： Servel, Michel ,  Thomas, Alain

    IPC分类号： H04J3/06

    CPC分类号： H04J3/0632 ,  H04L49/103 ,  H04L49/3009

    摘要： Le circuit permet d'aligner sur une référence externe (ST3) des blocs d'informations numériques accompagnés d'un signal de cadrage indicatif de début de bloc.
    Le circuit comporte une mémoire organisée en file ou mémoire FiFo à n entrées parallèles, avec un groupe de p entrées prévu pour recevoir, en début de bloc, le signal de cadrage, et (n-p) autres entrées pour recevoir séquentiellement l'ensemble du bloc d'informations numériques divisés en mots de (n-p) bits chacun.
    Il comporte encore des premiers moyens logiques (PVL) pour transmettre à la mémoire FiFo un signal d'horloge de lecture. Les moyens logiques (PVL) sont contrôlés par un circuit (BVL) délivrant un signal d'autorisation de lecture en réponse à la délivrance du signal de référence externe (ST3) alors que la mémoire FiFo n'est pas vide. Des seconds moyens logiques de contrôle du cadrage du bloc sortant sur le signal de référence externe (ST3) sont aussi prévus, lesquels comportent des moyens pour agir sur la commande d'écriture dans la mémoire FiFo de façon à interrompre ladite écriture lorsque les trois conditions suivantes sont remplies simultanément:

    - les p sorties de la file correspondant aux p entrées délivrent un signal différent du signal de cadrage,
    - un signal indicatif de l'état de remplissage de la mémoire FiFo indique que celle-ci n'est pas vide, et
    - un signal externe correspondant au signal de référence externe (ST3) est présent.

    Les moyens pour agir sur la commande d'écriture sont sensibles au signal indicatif de remplissage de la mémoire FiFo et au signal présent sur les p entrées pour autoriser à nouveau l'écriture dans la mémoire FiFo lorsque le signal d'état de remplissage indique que la file est vide et que le signal présent sur les p entrées est le signal de cadrage.

    Procédé et dispositif de conversion de multitrame de canaux numériques en multitrame de paquets
    9.
    发明公开
    Procédé et dispositif de conversion de multitrame de canaux numériques en multitrame de paquets 失效
    方法和装置用于数字多通道帧的多分组帧的转换。

    公开(公告)号：EP0208604A1

    公开(公告)日：1987-01-14

    申请号：EP86401437.8

    申请日：1986-06-27

    申请人： Servel, Michel ,  Thomas, Alain

    发明人： Servel, Michel ,  Thomas, Alain

    IPC分类号： H04J3/18

    CPC分类号： H04J3/1635

    摘要： Le procédé consiste à convertir une miltitrame entrante composée de M trames incluant chacune des mots assignés respectivement à C canaux numériques multiplexés en une multitrame sortante composée de C paquets contenant chacun M mots d'un canal respectif. Afin de n'utiliser qu'une unique mémoire, le procédé est caractérisé en ce qu'un mot ayant un rang donné dans la multitrame sortante et un mot ayant ledit rang donné dans la multitrame entrante sont lu et écrit consécutivement dans une même cellule de l'unique mémoire ayant une capacité au moins égale à MC cellules de mot. Les MC cellules sont adressées suivant un ordre d'adresses redevenant identique à lui-même après un cycle de N périodes de multitrame, où N est le plus petit entier tel que C N ≡1 (mod (MC-1)).