公开(公告)号：EP2709277A1

公开(公告)日：2014-03-19

申请号：EP13354033.6

申请日：2013-09-13

申请人： Tiempo

发明人： Renaudin, Marc ,  Fonkoua, Alain ,  Monnet, Yanick ,  Rijmati, Yassine

IPC分类号： H03K19/21 ,  G06F9/38

CPC分类号： G06F13/4022 ,  G06F13/42 ,  H03K19/21

摘要： Le circuit asynchrone comporte un canal d'entrée (A), un opérateur de divergence (20) connectant le canal d'entrée à une pluralité de canaux intermédiaires (01, 02), un opérateur de convergence (22) regroupant les canaux intermédiaires en un seul canal de sortie (Z), un séquenceur principal (SEQ) comprenant une pluralité de canaux de commande (S1 ; S2) activés séquentiellement, chaque canal intermédiaire étant couplé à un canal de commande, et un interrupteur (C2) disposé dans le chemin de requête de l'un des canaux intermédiaires et connecté au canal de commande (S2) activé en dernier. Le circuit comporte en outre un circuit de mémorisation (MEM), disposé dans chacun des autres canaux intermédiaires (O1), connecté au canal de commande associé (S1) et configuré pour transmettre le signal de requête du canal intermédiaire associé vers le canal de sortie et pour modifier l'état en sortie du canal intermédiaire associé, au moyen du séquenceur principal, sans que le canal d'entrée (A) ne change d'état.

摘要翻译： 电路具有将输入通道连接到中间通道（O1，O2）的分支运算器（20）和收集输出通道（Z）中的中间通道的收敛运算器（22）。 主定序器（SEQ）包括顺序激活的控制信道（S1，S2）。 存储器电路（MEM）连接到相关联的控制信道，以将请求信号从相关联的中间信道发送到输出信道，并且由主定序器修改相关联的中间信道的输出状态，而不需要任何状态 更改输入通道。

公开(公告)号：EP2709277B1

公开(公告)日：2015-08-12

申请号：EP13354033.6

申请日：2013-09-13

申请人： Tiempo

发明人： Renaudin, Marc ,  Fonkoua, Alain ,  Monnet, Yanick ,  Rjimati, Yassine

IPC分类号： H03K19/21 ,  G06F9/38

CPC分类号： G06F13/4022 ,  G06F13/42 ,  H03K19/21