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1.发明公开Delay equalization emulation for high speed phase modulated direct digital synthesis 失效用于高速相位调制直接数字合成的延迟均衡仿真
公开(公告)号：EP0469303A3
公开(公告)日：1993-02-24
申请号：EP91110675.5
申请日：1991-06-27
CPC分类号： G06F7/5095 , G06F1/0335 , G06F2207/388 , G06F2207/3884 , G06F2207/3896 , H04L27/2092
摘要： In a pipelined direct digital synthesis system (FIG. 3), new increment data (NEW C) and/or phase modulation data (NEW D) are input delay equalized by providing the data to a series of switch blocks (130-130N, 230), each switch block corresponding to a stage of the accumulator (122, 124, 160). Each switch block includes a multiplexer (131, 232) for selecting among the new increment data, phase modulation data, and previously stored increment data, and includes a flip-flop circuit (134, 234) for storing the selected increment data. A shift register (140, 210) provides select signals (SELECT, SSP2) to each of the multiplexers. In operation, as a single bit propagates through the shift register, the select signals sequentially control the multiplexers to sequentially interleave blocks of selected increment data into respective accumulator stages in ascending order of binary significance. The invention thereby substantially reduces the input delay equalization circuitry necessary for coherent operation.
摘要翻译： 在流水线式直接数字合成系统（图3）中，通过将数据提供给一系列交换块（130-130N，230），新增量数据（NEW C）和/或相位调制数据（NEW D） ），每个开关块对应于蓄电池（122,124,160）的一级。 每个开关块包括用于在新的增量数据，相位调制数据和预先存储的增量数据之间进行选择的多路复用器（131,232），并且包括用于存储所选择的增量数据的触发器电路（134,234）。 移位寄存器（140,210）向每个多路复用器提供选择信号（SELECT，SSP2）。 在操作中，当单个位通过移位寄存器传播时，选择信号顺序地控制多路复用器以按二进制含义的升序将所选择的增量数据的块顺序地交织到相应的累加器级。 因此，本发明基本上减少了相干操作所需的输入延迟均衡电路。
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2.发明公开Delay equalization emulation for high speed phase modulated direct digital synthesis 失效Verzögerungsausgleichsemulationfürphasenmodulierte hochgeschwindigkeitsdirekte digitale Synthese。
公开(公告)号：EP0469303A2
公开(公告)日：1992-02-05
申请号：EP91110675.5
申请日：1991-06-27
CPC分类号： G06F7/5095 , G06F1/0335 , G06F2207/388 , G06F2207/3884 , G06F2207/3896 , H04L27/2092
摘要： In a pipelined direct digital synthesis system (FIG. 3), new increment data (NEW C) and/or phase modulation data (NEW D) are input delay equalized by providing the data to a series of switch blocks (130-130N, 230), each switch block corresponding to a stage of the accumulator (122, 124, 160). Each switch block includes a multiplexer (131, 232) for selecting among the new increment data, phase modulation data, and previously stored increment data, and includes a flip-flop circuit (134, 234) for storing the selected increment data. A shift register (140, 210) provides select signals (SELECT, SSP2) to each of the multiplexers. In operation, as a single bit propagates through the shift register, the select signals sequentially control the multiplexers to sequentially interleave blocks of selected increment data into respective accumulator stages in ascending order of binary significance. The invention thereby substantially reduces the input delay equalization circuitry necessary for coherent operation.
摘要翻译： 在流水线式直接数字合成系统（图3）中，通过将数据提供给一系列交换块（130-130N，230），新增量数据（NEW C）和/或相位调制数据（NEW D） ），每个开关块对应于蓄电池（122,124,160）的一级。 每个开关块包括用于在新的增量数据，相位调制数据和预先存储的增量数据之间进行选择的多路复用器（131,232），并且包括用于存储所选择的增量数据的触发器电路（134,234）。 移位寄存器（140,210）向每个多路复用器提供选择信号（SELECT，SSP2）。 在操作中，当单个位通过移位寄存器传播时，选择信号顺序地控制多路复用器以按二进制含义的升序将所选择的增量数据的块顺序地交织到相应的累加器级。 因此，本发明基本上减少了相干操作所需的输入延迟均衡电路。
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