公开(公告)号：EP2006766A2

公开(公告)日：2008-12-24

申请号：EP07017163.2

申请日：2007-09-01

申请人： O2Micro, Inc.

发明人： Wei, Franny ,  Qiu, Di

IPC分类号： G06F7/72

CPC分类号： G06F7/727 ,  G06F7/509 ,  G06F7/5324 ,  G06F7/5443

摘要： A hash unit for obtaining a hash value from hashing a set of parameters and a protocol parameter. The hash unit has a plurality of memory units for receiving the set of parameters and outputting a plurality of multiplication results, a first plurality of addition logics for receiving the plurality of multiplication results for outputting an addition result, and a second plurality of addition logics to generate the hash value wherein the hash value being equal to the addition result modulo a modulus constant.

摘要翻译： 用于从散列一组参数和协议参数获得哈希值的哈希单元。 散列单元具有多个存储单元，用于接收该组参数并输出多个相乘结果;第一多个加法逻辑，用于接收用于输出相加结果的多个相乘结果;以及第二多个加法逻辑， 生成散列值，其中散列值等于加法结果模数模数常数。

公开(公告)号：EP0939363B1

公开(公告)日：2001-06-13

申请号：EP99470005.2

申请日：1999-02-17

申请人： STMicroelectronics SA

发明人： Romain, Fabrice

IPC分类号： G06F7/72 ,  G06F7/52

CPC分类号： G06F7/5324 ,  G06F7/49931 ,  G06F7/722 ,  G06F7/727 ,  G06F7/728

公开(公告)号：EP0939363A1

公开(公告)日：1999-09-01

申请号：EP99470005.2

申请日：1999-02-17

申请人： STMicroelectronics SA

发明人： Romain, Fabrice

IPC分类号： G06F7/72 ,  G06F7/52

CPC分类号： G06F7/5324 ,  G06F7/49931 ,  G06F7/722 ,  G06F7/727 ,  G06F7/728

摘要： L'invention propose d'améliorer le temps de calcul d'opération modulaire sur des données de grand format en proposant un circuit de calcul facilement intégrable dans un coprocesseur d'arithmétique modulaire (4). Le circuit de calcul réalise une opération du type S = A * B + C, avec S et C codés sur 2 * Bt bits, et A et B codés sur Bt bits. Pour réaliser cette nouvelle opération, une bascule de mémorisation (162 ou 262) permet de mémoriser une éventuelle retenue de débordement à l'issu d'un calcul élémentaire afin de réinjecter cette retenue lors du calcul suivant.

摘要翻译： 模块化算术处理器集成到模数运算协处理器（4）中。 电路执行和操作类型S =星号B + C，S和C编码在2个星号Bt位，A和B编码在Bt位上。 存储器（162或262）保持从计算阶段产生的最终溢出借位以重新注入到稍后的计算阶段。

公开(公告)号：EP2350811B1

公开(公告)日：2016-12-14

申请号：EP09822945.3

申请日：2009-10-30

申请人： Certicom Corp.

发明人： LAMBERT, Robert John

IPC分类号： G06F7/72 ,  G09C5/00 ,  H04L9/30

CPC分类号： H04L9/3066 ,  G06F7/72 ,  G06F7/727 ,  G06F7/728 ,  H04L9/3252 ,  H04L2209/043 ,  H04L2209/12

公开(公告)号：EP0703528B1

公开(公告)日：1997-08-06

申请号：EP95460035.9

申请日：1995-09-19

申请人： SGS-THOMSON MICROELECTRONICS S.A.

发明人： Monier, Guy, Cabinet Ballot-Schmit

IPC分类号： G06F7/72 ,  G06F7/544

CPC分类号： G06F7/728 ,  G06F7/721 ,  G06F7/722 ,  G06F7/723 ,  G06F7/727

公开(公告)号：EP0303126A1

公开(公告)日：1989-02-15

申请号：EP88112367.3

申请日：1988-07-29

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Wetzel, Friedrich, Dipl.-Ing. (FH) ,  Nickel, Eckhard, Dipl.-Ing.

IPC分类号： G06F7/72 ,  H03M7/18

CPC分类号： H03M7/18 ,  G06F7/4991 ,  G06F7/49931 ,  G06F7/62 ,  G06F7/72 ,  G06F7/727

摘要： Wenn an eine zyklisch fortschaltbare Zählstufe (Z) für Binär­zahlen vorgegebener Stellenzahl n ein Modulo-Konverter (M) mit einer Modulozahl m angeschaltet ist, treten an den Grenzen des Zahlenraumes der Binärzahlen beim Überschreiten der Grenzen Sprünge im Betrieb des Modulo-Konverters (M) auf, sofern der Zählbereich kein ganzzahliges Vielfaches der Modulozahl m des Modulo-Konverters ist. Diese Sprünge werden durch Aufschalten von Korrektursignalen +-K mit K = n - (INTEGER 2 n /m) . m eliminiert. Die Erfindung kann vorteilhafterweise bei der Erfassung von Rundachspositionen bei Werkzeugmaschinen und Robotern verwendet werden.

摘要翻译： 当具有模数m的模转换器（M）连接到计数器级（Z），用于可以循环递增的预定数量的数字n的二进制数，在模转换器（M）的操作中发生不连续性， 如果计数范围不是模数转换器的模数m的整数倍，则超过限制时二进制数的数值空间的极限。 通过加上K = - （INTEGER 2 / m）的校正信号+ -K来消除这些不连续性。 米 本发明可有利地用于检测机床和机器人中的圆轴位置。

公开(公告)号：EP2884387B1

公开(公告)日：2016-09-14

申请号：EP13306721.5

申请日：2013-12-13

申请人： Thomson Licensing

发明人： Karroumi, Mohamed ,  Richard, Benjamin ,  Joye, Marc

IPC分类号： G06F7/72 ,  H04L9/00 ,  H04L9/06

CPC分类号： H04L9/003 ,  G06F7/72 ,  G06F7/727 ,  G06F2207/7238 ,  H04L9/0625 ,  H04L2209/12

公开(公告)号：EP2884387A1

公开(公告)日：2015-06-17

申请号：EP13306721.5

申请日：2013-12-13

申请人： Thomson Licensing

发明人： Karroumi, Mohamed ,  Richard, Benjamin ,  Joye, Marc

IPC分类号： G06F7/72 ,  H04L9/00 ,  H04L9/06

CPC分类号： H04L9/003 ,  G06F7/72 ,  G06F7/727 ,  G06F2207/7238 ,  H04L9/0625 ,  H04L2209/12

摘要： A cryptographic device (110) performs modular addition between a first integer value x and a second integer value y in a processor (112) by: obtaining a first masked input x̂ , a second masked input ŷ , a first mask r x and a second mask r y , the first masked input x̂ resulting from the first integer value x masked by the first mask r x and the second masked input ŷ resulting from the second integer value y masked by the second mask r y ; computing a first iteration masked carry value ĉ 1 , using the first masked input x̂ , the second masked input ŷ , the first mask r x , the second mask r y and a carry mask value λ; recursively updating the masked carry value ĉ i to obtain a final masked carry value ĉ k -1 , wherein the masked carry value is updated using the first masked input x̂ , the second masked input ŷ , the first mask r x , the second mask r y , and the carry mask value λ; combining the first masked input x̂ and the second masked input ŷ and the final masked value ĉ k -1 to obtain an intermediate value; combining the intermediate value with the carry mask value to obtain a masked result; and outputting the masked result and a combination of the first mask r x and the second mask r y . It is preferred that the combinations use XOR.

摘要翻译： 加密设备（110）通过以下方式执行处理器（112）中的第一整数值x和第二整数值y之间的模块相加：获得第一屏蔽输入x，第二屏蔽输入y，第一掩码rx和第二掩码 ry是由由第一掩模rx掩蔽的第一整数值x和由由第二掩模ry掩蔽的第二整数值y产生的第二屏蔽输入y产生的第一掩蔽输入x; 使用第一掩蔽输入x，第二屏蔽输入y，第一掩码r x，第二掩码r y和进位掩码值»来计算第一迭代屏蔽进位值c 1; 递归更新掩蔽进位值ci以获得最终屏蔽进位值ck-1，其中使用第一屏蔽输入x，第二屏蔽输入y，第一掩码rx，第二掩码ry和 携带掩码值»; 组合第一屏蔽输入x和第二屏蔽输入y和最终屏蔽值c k -1以获得中间值; 将中间值与进位掩码值组合以获得掩蔽结果; 并输出掩蔽结果以及第一掩模r x和第二掩模r y的组合。 优选组合使用XOR。

公开(公告)号：EP1876523A1

公开(公告)日：2008-01-09

申请号：EP07013265.9

申请日：2007-07-06

申请人： VIA Telecom Co., Ltd.

发明人： Shen, Qiang

IPC分类号： G06F7/72

CPC分类号： G06F7/727

摘要： A system and method for computing A mod (2 n -1), where A is an m-bit quantity, where n is a positive integer, where m is greater than or equal to n. The quantity A may be partitioned into a plurality of sections, each being at most n bits long. The value A mod (2 n -1) may be computed by adding the sections in mod(2 n -1) fashion. This addition of the sections of A may be performed in a single clock cycle using an adder tree, or, sequentially in multiple clock cycles using a two-input adder circuit provided the output of the adder circuit is coupled to one of the two inputs. The computation A mod (2 n -1) may be performed as a part of an interleaving and/or deinterleaving operation, or as part of an encryption and/or decryption operation.

摘要翻译： 一种用于计算A mod（2 n-1）的系统和方法，其中A是m比特量，其中n是正整数，其中m大于或等于n。 数量A可以被划分成多个部分，每个部分最多为n位长。 可以通过以mod（2 n-1）方式添加部分来计算值A mod（2 n-1）。 A的这些部分的这种添加可以使用加法器树在单个时钟周期中执行，或者使用双输入加法器电路在多个时钟周期中顺序地进行，只要加法器电路的输出耦合到两个输入之一。 计算A mod（2 n-1）可以作为交织和/或解交织操作的一部分，或作为加密和/或解密操作的一部分来执行。

公开(公告)号：EP3407537A1

公开(公告)日：2018-11-28

申请号：EP18173873.3

申请日：2018-05-23

申请人： Idemia Identity & Security France

发明人： SERVANT, Victor ,  PROUFF, Emmanuel ,  CHABANNE, Hervé

IPC分类号： H04L9/32

CPC分类号： H04L9/3252 ,  G06F7/721 ,  G06F7/727 ,  H04L9/0643 ,  H04L9/0825 ,  H04L9/0861 ,  H04L2209/16

摘要： La présente invention concerne un procédé de signature électronique d'un document avec une clé secrète ( x ) prédéterminée, comprenant la mise en oeuvre d'étapes de :
(a) détermination d'un état interne initial ( s 0 ) par application à un condensat du document d'une première implémentation blanchie ( WB 0 ) de :
- la génération d'un nonce principal ( k ) ; puis
- une somme modulaire du nonce principal ( k ) et d'une constante prédéterminée ( K ) ;

(b) détermination d'un premier état interne ( s 1 ) par application à l'état interne initial ( s 0 ) d'une première opération d'arithmétique modulaire, puis d'un produit modulaire avec une exponentiation de la constante prédéterminée ( K ) ;
(c) Détermination d'un deuxième état interne ( s 2 ) par application audit condensat d'une deuxième implémentation blanchie ( WB s2 ) de :
- la génération du nonce principal ( k ) ; et
- une deuxième opération d'arithmétique modulaire fonction du premier état interne ( s 1 ), du nonce principal ( k ) et de la clé secrète ( x ) ;

(d) génération d'une signature électronique du document à partir du premier état interne ( s 1 ) et du deuxième état interne ( s 2 ).