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    PLL回路
    2.
    发明专利
    PLL回路 审中-公开

    公开(公告)号：JP2019205118A

    公开(公告)日：2019-11-28

    申请号：JP2018100567

    申请日：2018-05-25

    申请人： ザインエレクトロニクス株式会社

    发明人： 久保 俊一 ,  藤田 悠介

    IPC分类号： H03L7/10

    摘要： 【課題】LC-VCOのFV特性をより好適に設定することができるPLL回路を提供する。 【解決手段】PLL回路1は、位相比較器10、チャージポンプ21、チャージポンプ22、ループフィルタ30、電圧制御発振器(LC-VCO)40、分周器50およびFV特性調整部60を備える。FV特性調整部60は、制御電圧値の平均値と基準電圧値との差が予め決められた閾値以下となるように、適切なFV特性制御信号を電圧制御発振器40に与えてFV特性を調整する。或いは、FV特性調整部60は、制御電圧値の平均値が予め決められた下限値と上限値との間となるように、適切なFV特性制御信号を電圧制御発振器40に与えてFV特性を調整する。 【選択図】図1

    複数レーン・シリアライザ装置
    5.
    发明专利
    複数レーン・シリアライザ装置 审中-公开

    公开(公告)号：JP2020017918A

    公开(公告)日：2020-01-30

    申请号：JP2018141409

    申请日：2018-07-27

    申请人： ザインエレクトロニクス株式会社

    发明人： 三浦 賢 ,  藤田 悠介

    IPC分类号： H03M9/00

    摘要： 【課題】複数レーンのシリアライザ回路の間のIPSを小さくすることができる複数レーン・シリアライザ装置を提供する。 【解決手段】複数レーン・シリアライザ装置1は、複数のシリアライザ回路10 1 〜10 N および制御部20を備える。各シリアライザ回路の位相差検出部は、ロード信号と第1クロックとの間の位相差を検出し、その検出した位相差が異常である場合に異常検知信号を制御部20へ出力する。制御部20は、何れかのシリアライザ回路から異常検知信号を受け取ると、全てのシリアライザ回路へ一括リセット指示信号を送る。そして、全てのシリアライザ回路において、リセット信号生成部は、制御部20から出力された一括リセット指示信号を受け取ると、リセット指示信号をロード信号生成部へ与えて、ロード信号生成部におけるロード信号生成動作をリセットさせる。 【選択図】図1

    デューティ補償装置
    6.
    发明专利
    デューティ補償装置 审中-公开

    公开(公告)号：JP2019205077A

    公开(公告)日：2019-11-28

    申请号：JP2018099477

    申请日：2018-05-24

    申请人： ザインエレクトロニクス株式会社

    发明人： 三浦 賢 ,  藤田 悠介

    IPC分类号： H03K5/131 ,  H03K3/354 ,  H03K5/04

    摘要： 【課題】より正確にクロックのデューティを適正範囲内にすることができるデューティ補償装置を提供する。 【解決手段】デューティ補償装置1は、デューティ調整部10、デューティ測定部20および制御部30を備える。Nを3以上の整数とし、nを1〜Nの各整数とする。第nの期間T n に亘って、デューティ測定部20は、クロックCLK2に対して非同期である周波数f n のサンプリングクロックを生成し、このサンプリングクロックを用いて、クロックCLK2のデューティを測定する。制御部30は、各期間T n においてデューティ測定部20により測定されるデューティが所定範囲となる制御コードを求め、N個の期間T 1 〜T N それぞれにおいて求めた制御コードに基づいて、デューティ調整部10へ与える制御コードを決定する。 【選択図】図1

    信号多重化装置
    8.
    发明专利
    信号多重化装置 审中-公开

    公开(公告)号：JP2017184100A

    公开(公告)日：2017-10-05

    申请号：JP2016070796

    申请日：2016-03-31

    申请人： ザインエレクトロニクス株式会社

    发明人： 藤田 悠介

    IPC分类号： H03K17/693 ,  H03K19/0175 ,  H03K17/00

    CPC分类号： H03K17/00 ,  H03K17/693 ,  H03K19/0175

    摘要： 【課題】データレートの高速化に十分に対応することができる信号多重化装置を提供する。 【解決手段】信号多重化装置1は、前段バッファ部B 1 〜B M と、出力バッファ部Boutと、を備える。前段バッファ部B m は、M個の入力信号I 1 〜I M のうちの入力信号I m を入力し、M個の制御信号C 1 〜C M のうちの制御信号C m が有意レベルおよび制御信号C n が有意レベルであるときに入力信号I m に応じた信号を出力し、制御信号C m が非有意レベルまたは制御信号C n が非有意レベルであるときにハイインピーダンス出力状態となる。出力バッファ部Boutは、M個の前段バッファ部B 1 〜B M から出力された信号を入力して、この入力した信号に応じた信号を出力する。 【選択図】図1

    シリアライザ装置
    9.
    发明专利
    シリアライザ装置 审中-公开

    公开(公告)号：JP2017123607A

    公开(公告)日：2017-07-13

    申请号：JP2016002722

    申请日：2016-01-08

    申请人： ザインエレクトロニクス株式会社

    发明人： 藤田 悠介 ,  久保 俊一 ,  大島 喜信

    IPC分类号： H03M9/00 ,  H03K5/00 ,  H03K5/26 ,  H04L7/00

    CPC分类号： H03K5/00 ,  H03K5/26 ,  H03M9/00 ,  H04L7/00

    摘要： 【課題】簡易な構成で早期にビットエラーレートを低減できるシリアライザ装置を提供する。 【解決手段】シリアライザ装置1は、第1ラッチ部11、第2ラッチ部12、変換部13、分周部14、ロード信号生成部15、位相差検出部16、リセット指示部17を備え、第1クロックCLK1に同期して入力されるパラレルデータPar_Dataをシリアライズして、シリアルデータSer_Dataを第2クロックCLK2に同期して出力する。第2ラッチ部12は、第1ラッチ部11によりラッチされて出力されるパラレルデータを、第3クロックCLK3が指示するタイミングでラッチして変換部13へ出力する。位相差検出部16は、第3クロックCLK3と第1クロックCLK1との間の位相差を検出する。リセット指示部17は、位相差が目標範囲内にない場合に分周部14における分周動作をリセットするためのリセット指示信号RSTnを分周部14へ出力する。 【選択図】図1

    受信装置
    10.
    发明专利
    受信装置 审中-公开
    接收装置

    公开(公告)号：JP2015201779A

    公开(公告)日：2015-11-12

    申请号：JP2014079955

    申请日：2014-04-09

    申请人： ザインエレクトロニクス株式会社

    发明人： 藤田 悠介 ,  三浦 賢 ,  久保 俊一

    IPC分类号： H03L7/08

    CPC分类号： H03L7/08 ,  H03L7/14 ,  H04L7/033

    摘要： 【課題】デジタル信号において一時的なノイズ重畳がなくなった後に該デジタル信号から本来のデータおよびクロックを復元することができるようになるまでの時間を短縮することができる受信装置を提供する。 【解決手段】受信装置20は、電圧制御発振器22、サンプラ部23、制御電圧生成部24、異常検出部25および制御電圧保持部26を備える。制御電圧保持部26は、制御電圧生成部24から出力される制御電圧Vcの値を保持し、異常検出部25がデジタル信号の異常を検出すると、その異常検出前に保持した制御電圧を電圧制御発振器22に与える。 【選択図】図1

    摘要翻译： 要解决的问题：提供一种能够缩短从消除临时噪声叠加到数字信号的时间，从数字信号恢复原始数据和时钟的接收装置。解决方案：接收装置20包括压控振荡器22 ，取样器单元23，控制电压产生单元24，异常检测单元25和控制电压保持单元26.控制电压保持单元26保持从控制电压产生单元24输出的控制电压Vc的值，以及 当异常检测单元25检测到数字信号的异常时，将在异常检测之前保持的控制电压施加到压控振荡器22。