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    集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置
    3.
    发明专利
    集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 有权
    电容器在集成电路元件中通过数字处理同步时使用的方法和装置

    公开(公告)号：JP2016028458A

    公开(公告)日：2016-02-25

    申请号：JP2015225020

    申请日：2015-11-17

    Applicant: ペレグリン セミコンダクター コーポレーション

    Inventor： ランタ,テロ,タピオ

    IPC: H01L27/04 ,  H01L21/822

    CPC classification number: H03H11/28 ,  H01F21/12 ,  H01G7/00 ,  H01L23/5223 ,  H01L27/0629 ,  H01L27/1203 ,  H01L28/60 ,  H03H7/0153 ,  H03H7/38 ,  H03J3/20 ,  H03K17/162 ,  H03K17/687 ,  H03M1/1061 ,  H03J2200/10 ,  H03M1/804

    Abstract: 【課題】 集積回路素子内のキャパシタのデジタル的に調整に用いられる方法及び装置を記載する。 【解決手段】 第1及び第2の端子の間に適用されるキャパシタンスをデジタル的に制御することを可能にするデジタル同調キャパシタDTCが記載される。幾つかの実施形態では、第1の端子はFW+端子を有し、第2の端子はRF端子を有する。幾つかの実施形態では、DTCは、最下位ビット(LSB)から最上位ビット(MSB)まで重要性で順序付けられた複数のサブ回路を有し、複数の有効ビットのサブ回路は一緒に並列に結合され、各サブ回路は第1のRF端子に結合された第1の節点と第2のRW端子に結合された第2の節点とを有する。DTCはデジタル制御ワードを受信する入力手段を更に有し、デジタル制御ワードは、同様にLSBからMSBまで重要性で順序付けられたビットを有する。 【選択図】図6B

    Abstract translation: 要解决的问题：提供用于集成电路元件中的电容器的数字调节的方法和装置。解释：描述了用于数字控制在第一和第二端子之间施加的电容的数字同步电容器DTC。 在一些实施例中，第一终端具有FW +终端，并且第二终端具有RF终端。 DTC具有根据从最低有效位到最高有效位的重要程度排序的多个子电路。 多个有效位的子电路并联耦合，并且每个子电路具有连接到第一RF终端的第一节点和连接到第二RW终端的第二节点。 DTC还具有用于接收数字控制字的输入装置，并且数字控制字同样具有根据从LSB到MSB的重要程度排列的位。选择图：图6B

    集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置
    6.
    发明专利
    集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 审中-公开

    公开(公告)号：JP2019135795A

    公开(公告)日：2019-08-15

    申请号：JP2019096666

    申请日：2019-05-23

    Applicant: ペレグリン セミコンダクター コーポレーション

    Inventor： ランタ,テロ,タピオ

    IPC: H01L27/04 ,  H01L21/822

    Abstract: 【課題】 集積回路素子内のキャパシタのデジタル的に調整に用いられる方法及び装置を記載する。 【解決手段】 第1及び第2の端子の間に適用されるキャパシタンスをデジタル的に制御することを可能にするデジタル同調キャパシタDTCが記載される。幾つかの実施形態では、第1の端子はFW+端子を有し、第2の端子はRF端子を有する。幾つかの実施形態では、DTCは、最下位ビット(LSB)から最上位ビット(MSB)まで重要性で順序付けられた複数のサブ回路を有し、複数の有効ビットのサブ回路は一緒に並列に結合され、各サブ回路は第1のRF端子に結合された第1の節点と第2のRW端子に結合された第2の節点とを有する。DTCはデジタル制御ワードを受信する入力手段を更に有し、デジタル制御ワードは、同様にLSBからMSBまで重要性で順序付けられたビットを有する。 【選択図】図6B

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