다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리IC수선장치
    21.
    发明公开
    다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리IC수선장치 无效
    平行逻辑电路测试单元,用于测试平面逻辑电路和修改并行存储器IC的设备

    公开(公告)号:KR1020030046801A

    公开(公告)日:2003-06-18

    申请号:KR1020010077058

    申请日:2001-12-06

    发明人: 강경석 김영길

    IPC分类号: G01R31/28

    摘要: PURPOSE: A parallel logic circuit test unit for testing plural logic circuits and an apparatus for mending a parallel memory IC are provided to test a DUT(Device Under Test) within a short time by using a comparison device. CONSTITUTION: A test unit includes a central control portion(10) and one or more test blocks(20) in order to test operating states of DUTs(201b-203b,201c-203c) by comparing reference devices(201a-203a) with the DUTs. The central control portion generates signals applied to the reference device and the DUT and determines the operating state of the DUT by using a compared result of a data signal of the reference device and a data signal of the DUT. The test block is used for comparing a data signal of the reference device with a data signal of the DUT according to a signal of the central control portion and outputting the compared result to the central control portion.

    摘要翻译: 目的:提供用于测试多个逻辑电路的并行逻辑电路测试单元和用于修补并行存储器IC的装置,以通过使用比较装置在短时间内测试DUT(被测器件)。 构成:测试单元包括中央控制部分(10)和一个或多个测试块(20),以便通过将参考设备(201a-203a)与所述测试块(201a-203a)进行比较来测试DUT的操作状态(201b-203b,201c-203c) 被测设备。 中央控制部分产生施加到参考装置和DUT的信号,并通过使用参考装置的数据信号和DUT的数据信号的比较结果来确定DUT的工作状态。 测试块用于根据中央控制部分的信号将参考设备的数据信号与DUT的数据信号进行比较,并将比较结果输出到中央控制部分。

    마스터-슬레이브방식을 이용한 반도체칩 검사장치
    22.
    发明授权
    마스터-슬레이브방식을 이용한 반도체칩 검사장치 失效
    半导体芯片检测系统采用主从方式

    公开(公告)号:KR100358919B1

    公开(公告)日:2002-10-31

    申请号:KR1020000068757

    申请日:2000-11-18

    发明人: 강경석

    IPC分类号: H01L21/66

    摘要: 본 발명의 반도체칩 검사장치는 각종 신호를 발생시키는 신호발생기, 신호발생기로부터 인가된 신호를 버퍼를 통하여 검사할 다수의 반도체칩 및 반도체칩모듈로 입력하고 데이터 비교처리를 위한 데이터신호를 출력하는 반도체칩 및 반도체칩 모듈에서 출력된 신호를 이용하여 다수의 반도체칩 및 반도체모듈의 불량여부를 동시에 여러개 검사하는 데이터 비교처리단을 포함한다.
    이러한 반도체칩 및 모듈 검사장치는 양품 및 검사할 반도체칩 및 모듈 사이에 버퍼를 구비함으로써 검사장치의 신호발생기의 부하 정전용량값을 감소시키고 또, 비교기 입력데이터의 지연시간을 조정하여, 유효데이터 비교시간을 최대화함으로써, 여러개의 반도체칩 및 모듈의 고속의 데이터비교가 가능하도록 하는 효과가 있다.