公开(公告)号：KR102469160B1

公开(公告)日：2022-11-22

申请号：KR1020197004299

申请日：2017-08-16

IPC分类号： H01L21/8238 ,  H01L27/02 ,  H01L27/092 ,  H01L29/10

摘要： 반도체웨이퍼들및 집적회로들을제조하기위한반도체디바이스들및 제조방법들의설명된예들에서, 방법(300)은제1 전도형의반도체기판의제1 면상에제1 전도형의제1 에피택셜반도체층을형성하는단계(304), 제1 에피택셜반도체층의상부면 상에질화물또는산화물보호층을형성하는단계(306), 반도체기판의제2 면상에제1 전도형의제2 에피택셜반도체층을형성하는단계(310), 및제1 에피택셜반도체층으로부터보호층을제거하는단계(314)를포함한다. 웨이퍼는제1 에피택셜반도체층 상에적어도부분적으로트랜지스터들을형성함으로써(316) 집적회로를제조하는데 사용될수 있다.

公开(公告)号：KR102417146B1

公开(公告)日：2022-07-05

申请号：KR1020200168860

申请日：2020-12-04

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L29/08 ,  H01L29/10

摘要： 본발명의일 관점에의한전력반도체소자는실리콘카바이드(SiC)의반도체층과, 상기반도체층의제 1 영역에일 방향으로신장된복수의라인들로형성되는제 1 웰영역및 상기반도체층의제 2 영역에상기제 1 웰영역과연결되게형성된제 2 웰영역을포함하고, 제 2 도전형을갖는웰 영역과, 상기제 1 웰영역상의상기반도체층에형성된제 1 소오스영역및 상기제 2 웰영역상의상기반도체층에상기제 1 소오스영역과연결되게형성된제 2 소오스영역을포함하고, 제 1 도전형을갖는소오스영역과, 전하의수직이동경로를제공하도록상기웰 영역아래로부터상기제 1 웰영역의상기복수의라인들사이로신장되게상기반도체층에형성되고, 제 1 도전형을갖는드리프트영역과, 상기반도체층의표면으로부터상기복수의라인들사이의적어도일부의상기반도체층내부로리세스되게형성된적어도하나의트렌치와, 상기적어도하나의트렌치의내벽및 상기반도체층의상기제 1 영역상에형성된게이트절연층과, 상기게이트절연층상에형성되고, 상기적어도하나의트렌치를매립하는제 1 부분및 상기제 1 영역상의제 2 부분을포함하는게이트전극층을포함한다.

公开(公告)号：KR1020220083618A

公开(公告)日：2022-06-20

申请号：KR1020210175998

申请日：2021-12-09

IPC分类号： H01L29/66 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423

摘要： 고전자이동도트랜지스터및 그제조방법이개시된다. 개시되는일 실시예에따른고전자이동도트랜지스터의제조방법은, 버퍼층, 채널층, 배리어층, 식각저지층, 캡층, 마스크층, 및패턴화된포토레지스트층이순차적으로적층된적층구조물을형성하는단계, 적층구조물에서패턴화된포토레지스트층이외의영역을에칭하는단계, 적층구조물의에칭된영역에선택적재성장기법을통해제1 재성장층및 제2 재성장층을각각형성하는단계, 및제2 재성장층의상면에소스전극및 드레인전극을각각형성하고, 소스전극및 드레인전극과각각이격된게이트전극을형성하는단계를포함한다.

公开(公告)号：KR102409130B1

公开(公告)日：2022-06-16

申请号：KR1020200095173

申请日：2020-07-30

IPC分类号： H01L29/66 ,  H01L29/78 ,  H01L29/10 ,  H01L21/8234

摘要： 방법은기판의에피택시층 위에하드마스크를형성하는단계; 하드마스크위에패터닝된마스크를형성하는단계; 하드마스크및 에피택시층을에칭하여에피택시층에트렌치를형성하는단계로서, 하드마스크의나머지부분은에피택시층의최상단표면을덮고, 트렌치는에피택시층의측벽을노출시키는것인단계; 에피택시층의최상단표면의법선에평행하지않는경사방향을따라트렌치내에 p형이온빔을지향시킴으로써 P 웰영역을형성하는단계로서, p형이온빔을트렌치내로지향시키는동안에피택시층의최상단표면이하드마스크의나머지부분에의해 p형이온빔으로부터보호되는것인단계; 및 p형이온빔을트렌치내로지향시킨후, 트렌치내에게이트구조체를형성하는단계를포함한다.

公开(公告)号：KR102391953B1

公开(公告)日：2022-04-28

申请号：KR1020187002082

申请日：2015-06-27

IPC分类号： H01L29/66 ,  H01L29/78 ,  H01L29/10 ,  H01L29/73

摘要： 방법이기판상의접합영역들사이에디바이스의비-평면도전채널을형성하는단계 - 기판은그 채널밑에차단재료를포함하며, 차단재료는캐리어누설을억제하는성질을포함함 - ; 및그 채널상에게이트스택 - 게이트스택은유전체재료와게이트전극을포함함 - 을형성하는단계를포함한다. 방법이반도체기판상에버퍼재료 - 버퍼재료는기판과상이한격자구조를포함하는반도체재료를포함함 - 를형성하는단계; 버퍼재료상에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를형성하는단계; 및기판상에트랜지스터디바이스를형성하는단계를포함한다. 장치가채널밑에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를포함하는기판상에배치된채널을포함하는트랜지스터디바이스를포함하는, 기판상의비-평면멀티-게이트디바이스를포함한다.

公开(公告)号：KR102379156B1

公开(公告)日：2022-03-25

申请号：KR1020200112142

申请日：2020-09-03

IPC分类号： H01L29/78 ,  H01L29/08 ,  H01L29/10 ,  H01L29/16 ,  H01L29/40

摘要： 본발명의일 관점에의한전력반도체소자는실리콘카바이드(SiC)의반도체층과, 상기반도체층의표면으로부터상기반도체층내부로소정깊이만큼리세스되어형성된적어도하나의트렌치와, 상기적어도하나의트렌치의적어도내면상에형성된게이트절연층과, 상기적어도하나의트렌치를매립하도록상기게이트절연층상에형성된적어도하나의게이트전극층과, 상기적어도하나의게이트전극층아래의상기반도체층에형성되고, 상기적어도하나의트렌치의바닥면의일부분에접하는돌출부를포함하고, 제 1 도전형을갖는드리프트영역과, 상기적어도하나의트렌치의측면들및 바닥모서리들을둘러싸며상기드리프트영에접하도록상기반도체층에형성되고, 제 2 도전형을갖는웰 영역과, 상기반도체층의표면으로부터상기상기웰 영역및 상기상기적어도하나의트렌치의측면들사이로신장되게상기반도체층에형성되고, 제 1 도전형을갖는소오스영역과, 상기소오스영역및 상기드리프트영역의상기돌출부사이의상기반도체층에형성된채널영역을포함한다.

公开(公告)号：KR102377399B1

公开(公告)日：2022-03-22

申请号：KR1020200112139

申请日：2020-09-03

IPC分类号： H01L29/78 ,  H01L29/866 ,  H01L29/08 ,  H01L29/10 ,  H01L29/16 ,  H01L29/40

摘要： 본발명의일 관점에의한전력반도체소자는실리콘카바이드(SiC)의반도체층과, 상기반도체층상의게이트절연층과, 상기게이트절연층상의게이트전극층과, 전하의수직이동경로를제공하도록상기반도체층에형성되고, 상기적어도하나의게이트전극층의하부방향으로돌출된돌출부분을포함하고, 제 1 도전형을갖는드리프트영역과, 상기적어도하나의게이트전극층의일측으로부터상기적어도하나의게이트전극층의하부로연장되게상기반도체층에형성되고, 제 2 도전형을갖는웰 영역과, 상기적어도하나의게이트전극층의타측의상기반도체층의일부에형성되고, 제 2 도전형을갖는실딩영역과, 상기웰 영역내에또는상기웰 영역상의상기반도체층에형성되고, 제 1 도전형을갖는소오스영역과, 상기적어도하나의게이트전극층의일측에서상기소오스영역에연결되고, 상기적어도하나의게이트전극층의타측에서상기드리프트영역의일부분과접촉하여쇼트키배리어다이오드를형성하는소오스전극층을포함한다.

公开(公告)号：KR102375116B1

公开(公告)日：2022-03-16

申请号：KR1020160069760

申请日：2016-06-03

IPC分类号： H01L21/762 ,  H01L21/04 ,  H01L21/28 ,  H01L21/02 ,  H01L29/10

摘要： 일부실시예들에서, 반도체표면이바람직하게는히드라진, 히드라진유도체또는그 조합을사용한질화에의해효과적으로패시베이션될수 있다. 상기표면은트랜지스터채널영역의반도체표면일수 있다. 일부실시예들에서, 자연산화물이상기반도체표면으로부터제거되고, 상기표면이후속적으로질화된다. 다른일부실시예들에서, 반도체표면산화물층이상기반도체표면에형성되고, 상기패시베이션은상기표면에서반도체산질화물층을형성함에의해달성되고, 상기질화가상기산질화물층을형성하도록상기표면산화물에질소를기여한다. 상기반도체산화물층은원자층퇴적(ALD)에의해퇴적될수 있고, 상기질화는또한상기 ALD의부분으로서수행될수 있다.

公开(公告)号：KR102373630B1

公开(公告)日：2022-03-11

申请号：KR1020170065024

申请日：2017-05-26

IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L29/10

摘要： 반도체장치가제공된다. 반도체장치는, 기판상에, 트렌치에의해정의되는제1 측벽및 제2 측벽을포함하는핀형패턴, 제1 측벽및 제2 측벽과접하고, 트렌치를채우는필드절연막, 및핀형패턴상에, 제1 에피층과제1 에피층상의제2 에피층을포함하는에피택셜패턴을포함하고, 핀형패턴은트렌치의바닥면과수직인핀 중심선을포함하고, 핀중심선은필드절연막의상면과제1 측벽이만나는제1 지점과, 필드절연막의상면과제2 측벽이만나는제2 지점을연결하는핀 경계선의중심을지나고, 제2 에피층은핀 중심선을경계로배치되는제1 부분및 제2 부분을포함하고, 트렌치의바닥면을기준으로제1 높이에서, 제1 부분의폭은제2 부분의폭과다르다.

公开(公告)号：KR1020220028229A

公开(公告)日：2022-03-08

申请号：KR1020200108957

申请日：2020-08-28

IPC分类号： H01L29/66 ,  H01L29/10 ,  H01L29/423

摘要： SiC 트렌치게이트 MOSFET 구조의임계치수변화를줄이기위한자기정렬공정방법및 자기정렬공정장치가개시된다. 본발명의일실시예에따른, SiC 트렌치게이트 MOSFET 구조의임계치수변화를줄이기위한자기정렬공정방법은, 기판상의 SiO2 층중 적어도일부를, P well로형성하는단계; 상기 P well의제1 영역으로 P+ 이온을주입하여 p+ 층을형성하는단계; 상기 p+ 층의형성후, 상기 P well의전체에 SiN 층을증착한후 평탄화하는단계; 상기 SiN 층이증착된 P well의제2 영역으로 n+ 이온을주입하여 n+ 층을형성하는단계; 상기 n+ 층의형성후, 상기 P well의전체에 Oxide 층을증착한후 평탄화하는단계; 상기 Oxide 층이증착된 P well 상으로, 트렌치를형성하는단계; 및상기트렌치에, BPW(Bottom Protection Well) 및게이트(Gate)를형성하는단계를포함한다.