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    動態隨機存取記憶體處理單元架構
    1.
    发明专利
    動態隨機存取記憶體處理單元架構 审中-公开
    动态随机存取内存处理单元架构

    公开(公告)号：TW201816592A

    公开(公告)日：2018-05-01

    申请号：TW106131867

    申请日：2017-09-18

    Applicant: 南韓商三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

    Inventor： 李双辰 ,  LI, SHUANGCHEN ,  牛迪民 ,  NIU, DIMIN ,  馬拉迪 克里希納 ,  MALLADI, KRISHNA ,  郑宏忠 ,  ZHENG, HONGZHONG

    IPC: G06F7/22 ,  G06F9/00

    Abstract: 一種動態隨機存取記憶體（DRAM）處理單元（DPU）可包括：至少一個計算胞元陣列，具有排列成陣列的多個DRAM式計算胞元，所述陣列具有至少一個行，其中所述至少一個行可包括至少三個列的DRAM式計算胞元，所述至少三個列的DRAM式計算胞元被配置成提供對所述至少三個列中的第一列及第二列進行運算的邏輯功能且被配置成將所述邏輯功能的結果儲存於所述至少三個列中的第三列中；以及控制器，可耦接至所述至少一計算胞元陣列以將所述至少一計算胞元陣列配置成執行動態隨機存取記憶體處理單元運算。

    Abstract in simplified Chinese: 一种动态随机存取内存（DRAM）处理单元（DPU）可包括：至少一个计算胞元数组，具有排列成数组的多个DRAM式计算胞元，所述数组具有至少一个行，其中所述至少一个行可包括至少三个列的DRAM式计算胞元，所述至少三个列的DRAM式计算胞元被配置成提供对所述至少三个列中的第一列及第二列进行运算的逻辑功能且被配置成将所述逻辑功能的结果存储于所述至少三个列中的第三列中；以及控制器，可耦接至所述至少一计算胞元数组以将所述至少一计算胞元数组配置成运行动态随机存取内存处理单元运算。

    記憶體裝置及記憶體模組
    5.
    发明专利
    記憶體裝置及記憶體模組 审中-公开
    内存设备及内存模块

    公开(公告)号：TW201911300A

    公开(公告)日：2019-03-16

    申请号：TW107114827

    申请日：2018-05-02

    Applicant: 南韓商三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

    Inventor： 張牧天 ,  CHANG, MU-TIEN ,  牛迪民 ,  NIU, DIMIN ,  鄭宏忠 ,  ZHENG, HONGZHONG

    IPC: G11C7/12

    Abstract: 記憶體裝置包括雙電晶體單電容器動態隨機存取記憶體的陣列以及記憶體控制器。動態隨機存取記憶體單元被排列成多列動態隨機存取記憶體單元及多行動態隨機存取記憶體單元。記憶體控制器處於記憶體裝置的內部且耦合到動態隨機存取記憶體單元的陣列。記憶體控制器能夠接收被輸入到記憶體裝置的命令且能夠回應於所接收的命令來控制對動態隨機存取記憶體單元的陣列的列主序存取及行主序存取。

    Abstract in simplified Chinese: 内存设备包括双晶体管单电容器动态随机存取内存的数组以及内存控制器。动态随机存取内存单元被排列成多列动态随机存取内存单元及多行动态随机存取内存单元。内存控制器处于内存设备的内部且耦合到动态随机存取内存单元的数组。内存控制器能够接收被输入到内存设备的命令且能够回应于所接收的命令来控制对动态随机存取内存单元的数组的列主序存取及行主序存取。

    記憶體模組及操作記憶體模組的方法
    6.
    发明专利
    記憶體模組及操作記憶體模組的方法 审中-公开
    内存模块及操作内存模块的方法

    公开(公告)号：TW201903612A

    公开(公告)日：2019-01-16

    申请号：TW107108186

    申请日：2018-03-12

    Applicant: 南韓商三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

    Inventor： 張牧天 ,  CHANG, MU-TIEN ,  牛迪民 ,  NIU, DIMIN ,  鄭宏忠 ,  ZHENG, HONGZHONG ,  南喜鉉 ,  NAM, HEEHYUN ,  趙永進 ,  CHO, YOUNGJIN ,  林璇渶 ,  LIM, SUN-YOUNG

    IPC: G06F12/0802 ,  G06F12/0844

    Abstract: 一種記憶體模組包括記憶體控制器，其包括：主機層；媒體層，耦合至非揮發性記憶體；及邏輯核心，耦合至主機層、媒體層及揮發性記憶體，邏輯核心儲存包括多個列的第一寫入群組表，且邏輯核心被配置成：接收包括快取行位址及寫入群組辨識符的持久性寫入命令；接收與持久性寫入命令相關聯的資料；將資料在快取行位址處寫入揮發性記憶體；將快取行位址儲存於第二寫入群組表的多個緩衝器的所選擇緩衝器中，所選擇緩衝器對應於寫入群組辨識符；及更新第一寫入群組表的列以辨識所選擇緩衝器中包含有效表項的位置，所述列對應於寫入群組辨識符。

    Abstract in simplified Chinese: 一种内存模块包括内存控制器，其包括：主机层；媒体层，耦合至非挥发性内存；及逻辑内核，耦合至主机层、媒体层及挥发性内存，逻辑内核存储包括多个列的第一写入群组表，且逻辑内核被配置成：接收包括缓存行位址及写入群组辨识符的持久性写入命令；接收与持久性写入命令相关联的数据；将数据在缓存行位址处写入挥发性内存；将缓存行位址存储于第二写入群组表的多个缓冲器的所选择缓冲器中，所选择缓冲器对应于写入群组辨识符；及更新第一写入群组表的列以辨识所选择缓冲器中包含有效表项的位置，所述列对应于写入群组辨识符。

    選擇逐出的快取列的方法、記憶體快取控制器及執行讀修改寫操作的方法
    7.
    发明专利
    選擇逐出的快取列的方法、記憶體快取控制器及執行讀修改寫操作的方法 审中-公开
    选择逐出的缓存列的方法、内存缓存控制器及运行读修改写操作的方法

    公开(公告)号：TW201837919A

    公开(公告)日：2018-10-16

    申请号：TW107103665

    申请日：2018-02-01

    Applicant: 南韓商三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

    Inventor： 張牧天 ,  CHANG, MU-TIEN ,  南喜鉉 ,  NAM, HEEHYUN ,  金暎植 ,  KIM, YOUNGSIK ,  趙永進 ,  CHO, YOUNGJIN ,  牛迪民 ,  NIU, DIMIN ,  鄭宏忠 ,  ZHENG, HONGZHONG

    IPC: G11C16/26

    Abstract: 一種選擇資料的多個快取列中自前端記憶體逐出的快取列的方法，所述方法包括：對快取的多個通路中的每一通路指派基線替換分數，所述通路分別儲存快取列；基於儲存於每一通路中的快取列的有效性程度對每一通路指派有效性分數；基於通路的基線替換分數及通路的有效性分數的函數對每一通路指派逐出決定分數；以及選擇具有最高逐出決定分數的所述通路的快取列作為逐出的快取列。

    Abstract in simplified Chinese: 一种选择数据的多个缓存列中自前端内存逐出的缓存列的方法，所述方法包括：对缓存的多个通路中的每一通路指派基线替换分数，所述通路分别存储缓存列；基于存储于每一通路中的缓存列的有效性程度对每一通路指派有效性分数；基于通路的基线替换分数及通路的有效性分数的函数对每一通路指派逐出决定分数；以及选择具有最高逐出决定分数的所述通路的缓存列作为逐出的缓存列。

    DPU操作用的系統
    8.
    发明专利
    DPU操作用的系統 审中-公开
    DPU操作用的系统

    公开(公告)号：TW201816619A

    公开(公告)日：2018-05-01

    申请号：TW106130354

    申请日：2017-09-06

    Applicant: 南韓商三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

    Inventor： 李双辰 ,  LI, SHUANGCHEN ,  牛迪民 ,  NIU, DIMIN ,  馬拉迪 克里希納 ,  MALLADI, KRISHNA ,  郑宏忠 ,  ZHENG, HONGZHONG

    IPC: G06F13/16 ,  G06F9/30

    Abstract: 一種系統，包含程式庫、編譯器、驅動器以及至少一個動態隨機存取記憶體（DRAM）處理單元（DPU）。程式庫可判定對應於所接收命令的至少一個DPU操作。編譯器可形成用於DPU操作的至少一個DPU指令。驅動器可發送至少一個DPU指令至至少一個DPU。DPU可包含至少一個計算胞元陣列，其包含以具有至少一個行的陣列配置的多個基於DRAM的計算胞元，其中至少一行可包含至少三個列的基於DRAM的計算胞元，至少三個列的基於DRAM的計算胞元經組態以提供在至少三個列的第一列及第二列上操作的邏輯功能且經組態以在至少三個列中的第三列中儲存邏輯功能的結果。

    Abstract in simplified Chinese: 一种系统，包含程序库、编译器、驱动器以及至少一个动态随机存取内存（DRAM）处理单元（DPU）。程序库可判定对应于所接收命令的至少一个DPU操作。编译器可形成用于DPU操作的至少一个DPU指令。驱动器可发送至少一个DPU指令至至少一个DPU。DPU可包含至少一个计算胞元数组，其包含以具有至少一个行的数组配置的多个基于DRAM的计算胞元，其中至少一行可包含至少三个列的基于DRAM的计算胞元，至少三个列的基于DRAM的计算胞元经组态以提供在至少三个列的第一列及第二列上操作的逻辑功能且经组态以在至少三个列中的第三列中存储逻辑功能的结果。

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