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    用於快取操作之裝置及方法
    2.
    发明专利
    用於快取操作之裝置及方法 审中-公开
    用于缓存操作之设备及方法

    公开(公告)号：TW201737250A

    公开(公告)日：2017-10-16

    申请号：TW106110040

    申请日：2017-03-24

    申请人： 美光科技公司 ,  MICRON TECHNOLOGY, INC.

    发明人： 威爾庫克 傑瑞米亞 J ,  WILLCOCK, JEREMIAH J. ,  墨菲 理查 C ,  MURPHY, RICHARD C.

    IPC分类号： G11C7/08

    CPC分类号： G06F12/0871 ,  G06F12/0215 ,  G06F12/0873 ,  G06F12/0893 ,  G06F15/7821 ,  G06F2212/1024 ,  G06F2212/1028 ,  G11C7/065 ,  G11C7/1006 ,  G11C11/403 ,  G11C11/4091 ,  G11C11/4093 ,  G11C11/4094 ,  G11C11/4096 ,  G11C2207/002 ,  G11C2207/005 ,  G11C2211/4013

    摘要： 本發明包含用於快取操作之裝置及方法。一實例性裝置包含一記憶體器件，其包含記憶體胞之複數個子陣列，其中該複數個子陣列包含各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集。該記憶體器件包含耦合至該第一子集之感測電路，該感測電路包含一感測放大器及一運算組件。該第一子集經組態為用於對自該第二子集移動之資料執行操作之一快取記憶體。該裝置亦包含經組態以導引自該第二子集中之一子陣列至該第一子集中之一子陣列之一資料值之一第一移動的一快取控制器。

    简体摘要： 本发明包含用于缓存操作之设备及方法。一实例性设备包含一内存器件，其包含内存胞之复数个子数组，其中该复数个子数组包含各自复数个子数组之一第一子集及该各自复数个子数组之一第二子集。该内存器件包含耦合至该第一子集之传感电路，该传感电路包含一传感放大器及一运算组件。该第一子集经组态为用于对自该第二子集移动之数据运行操作之一高速缓存。该设备亦包含经组态以导引自该第二子集中之一子数组至该第一子集中之一子数组之一数据值之一第一移动的一缓存控制器。

    記憶體裝置 MEMORY DEVICE
    5.
    发明专利
    記憶體裝置 MEMORY DEVICE 审中-公开
    内存设备 MEMORY DEVICE

    公开(公告)号：TW201140599A

    公开(公告)日：2011-11-16

    申请号：TW099137469

    申请日：2010-11-01

    申请人： 半導體能源研究所股份有限公司

    发明人： 齋藤利彥

    IPC分类号： G11C

    CPC分类号： H01L27/10873 ,  G11C7/005 ,  G11C7/24 ,  G11C11/404 ,  G11C11/4078 ,  G11C2211/4013 ,  H01L27/1225

    摘要： 一種無額外邏輯電路之記憶體裝置，包括無法被第三者存取且當需要時總可存取之記憶胞。一實施例為包括第一記憶胞及第二記憶胞的記憶體裝置，且第二記憶胞包括具有以氧化物半導體薄膜形成之第二通道的第二電晶體。當第二電晶體正被紫外線照射時，從第二記憶胞讀取資料。

    简体摘要： 一种无额外逻辑电路之内存设备，包括无法被第三者存取且当需要时总可存取之记忆胞。一实施例为包括第一记忆胞及第二记忆胞的内存设备，且第二记忆胞包括具有以氧化物半导体薄膜形成之第二信道的第二晶体管。当第二晶体管正被紫外线照射时，从第二记忆胞读取数据。

    用以儲存資料於成對晶胞內之動態隨機存取記憶體
    8.
    发明专利
    用以儲存資料於成對晶胞內之動態隨機存取記憶體 有权
    用以存储数据于成对晶胞内之动态随机存取内存

    公开(公告)号：TW594747B

    公开(公告)日：2004-06-21

    申请号：TW089117376

    申请日：2000-08-28

    申请人： 富士通股份有限公司 FUJITSU LIMITED

    发明人： 松宮正人 MATSUMIYA, MASATO ,  藤岡伸也 SHINYA FUJIOKA ,  佐藤公昭 ,  宮保徹

    IPC分类号： G11C

    CPC分类号： G11C7/02 ,  G11C7/1042 ,  G11C7/18 ,  G11C11/406 ,  G11C11/4097 ,  G11C2211/4013

    摘要： DRAM如此建構以致於待被儲存的資料作為互補資料儲存於一對記憶體晶胞內，且此對記憶體晶胞係響應字線的選取而連接至與一共同讀出放大器連接之一對位元線。亦即，在與讀出放大器與單一字線連接的該對位元線的交叉位置處，安置一對記憶體晶胞；藉選取該字線，互補資料從該對位元線被寫入該對記憶體晶胞，或是互補資料被讀至該對位元線。H準位與L準位被儲存於該對記憶體晶胞內作為一位元的儲存資料，故，如下文所述之實施例所說明者，得以增加讀出靈敏度，且可加長更新週期，或是可降低字線驅動準位，或是加速讀出放大器致動時序能。再者，本發明中包含第一位元線對的位元線與一第二位元線對之位元線交替並圍繞設置；供第一位元線對之讀出放大器係設置於晶胞陣列的其中一側，而供第二位元線對的讀出放大器係設置於晶胞陣列的另一側。與其中一位元線對連接的讀出放大器係根據被選取之字線被致動，與另一位元線對連接的讀出放大器被保持於不活動狀態，且另一位元線對被保持在預先充電準位。經由此一組態，僅有傳統裝置一半的讀出放大器組於讀出或寫入期間被致動，故功率消耗可被降低；再者，另一被保持在預先充電準位的位元線對作為遮蔽被讀出放大器驅動的一位元線對的功用，故位元線間的串擾得以減少，且該一位元線對的讀出放大器的工作容限能增加。

    简体摘要： DRAM如此建构以致于待被存储的数据作为互补数据存储于一对内存晶胞内，且此对内存晶胞系响应字线的选取而连接至与一共同读出放大器连接之一对比特线。亦即，在与读出放大器与单一字线连接的该对比特线的交叉位置处，安置一对内存晶胞；藉选取该字线，互补数据从该对比特线被写入该对内存晶胞，或是互补数据被读至该对比特线。H准位与L准位被存储于该对内存晶胞内作为一比特的存储数据，故，如下文所述之实施例所说明者，得以增加读出灵敏度，且可加长更新周期，或是可降低字线驱动准位，或是加速读出放大器致动时序能。再者，本发明中包含第一比特线对的比特线与一第二比特线对之比特线交替并围绕设置；供第一比特线对之读出放大器系设置于晶胞数组的其中一侧，而供第二比特线对的读出放大器系设置于晶胞数组的另一侧。与其中一比特线对连接的读出放大器系根据被选取之字线被致动，与另一比特线对连接的读出放大器被保持于不活动状态，且另一比特线对被保持在预先充电准位。经由此一组态，仅有传统设备一半的读出放大器组于读出或写入期间被致动，故功率消耗可被降低；再者，另一被保持在预先充电准位的比特线对作为屏蔽被读出放大器驱动的一比特线对的功用，故比特线间的串扰得以减少，且该一比特线对的读出放大器的工作容限能增加。