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    訊號校正電路、記憶體儲存裝置及訊號校正方法
    1.
    发明专利
    訊號校正電路、記憶體儲存裝置及訊號校正方法 审中-公开
    信号校正电路、内存存储设备及信号校正方法

    公开(公告)号：TW202030985A

    公开(公告)日：2020-08-16

    申请号：TW108104030

    申请日：2019-02-01

    申请人： 群聯電子股份有限公司 ,  PHISON ELECTRONICS CORP.

    发明人： 吳仁鉅 ,  WU, JEN-CHU ,  廖宇強 ,  LIAO, YU-CHIANG

    IPC分类号： H03L7/085 ,  G06F13/16

    摘要： 本發明的範例實施例提供一種訊號校正電路，其包括第一相位內插器、第二相位內插器、相位偵測器、控制電路及延遲電路。第一相位內插器用以接收多個第一訊號並根據第一訊號產生多個第一正交訊號。第二相位內插器用以根據第一正交訊號產生第二訊號。相位偵測器用以偵測第二訊號與第一訊號的其中之一之間的相位差。控制電路用以根據相位差產生校正參數。延遲電路用以根據校正參數調整第一訊號的至少其中之一，以使第一訊號包括多個第二正交訊號。

    简体摘要： 本发明的范例实施例提供一种信号校正电路，其包括第一相位内插器、第二相位内插器、相位侦测器、控制电路及延迟电路。第一相位内插器用以接收多个第一信号并根据第一信号产生多个第一正交信号。第二相位内插器用以根据第一正交信号产生第二信号。相位侦测器用以侦测第二信号与第一信号的其中之一之间的相位差。控制电路用以根据相位差产生校正参数。延迟电路用以根据校正参数调整第一信号的至少其中之一，以使第一信号包括多个第二正交信号。

    時脈產生電路及時脈產生方法
    4.
    发明专利
    時脈產生電路及時脈產生方法 审中-公开
    时脉产生电路及时脉产生方法

    公开(公告)号：TW202005282A

    公开(公告)日：2020-01-16

    申请号：TW107119377

    申请日：2018-06-05

    申请人： 円星科技股份有限公司 ,  M31 TECHNOLOGY CORPORATION

    发明人： 吳旻庭 ,  WU, MING-TING

    IPC分类号： H03L7/14 ,  H03L7/085

    摘要： 一種時脈產生電路包含一電荷幫浦單元、一低通濾波單元、一電壓至電流轉換單元及一電流控制時脈產生器，可應用於鎖相迴路、鎖頻迴路、時脈資料回復電路或延遲鎖定迴路。該電荷幫浦單元產生一第一幫浦電流。該低通濾波單元產生一第一控制電壓且提供一第一電阻值。該電壓至電流轉換單元產生一控制電流且提供一第二電阻值。該電流控制時脈產生器產生一輸出時脈信號。藉由該第一幫浦電流與該控制電流的大小的比值，及該第二電阻值對該第一電阻值的比值保持常數，使得該時脈產生電路的迴路頻寬能夠不受製程、溫度及電壓的影響保持固定。

    简体摘要： 一种时脉产生电路包含一电荷帮浦单元、一低通滤波单元、一电压至电流转换单元及一电流控制时脉产生器，可应用于锁相回路、锁频回路、时脉数据回复电路或延迟锁定回路。该电荷帮浦单元产生一第一帮浦电流。该低通滤波单元产生一第一控制电压且提供一第一电阻值。该电压至电流转换单元产生一控制电流且提供一第二电阻值。该电流控制时脉产生器产生一输出时脉信号。借由该第一帮浦电流与该控制电流的大小的比值，及该第二电阻值对该第一电阻值的比值保持常数，使得该时脉产生电路的回路带宽能够不受制程、温度及电压的影响保持固定。

    對鎖相迴路(PLL)取樣
    6.
    发明专利
    對鎖相迴路(PLL)取樣 审中-公开
    对锁相回路(PLL)采样

    公开(公告)号：TW201841472A

    公开(公告)日：2018-11-16

    申请号：TW107101668

    申请日：2018-01-17

    申请人： 美商高通公司 ,  QUALCOMM INCORPORATED

    发明人： 朴東敏 ,  PARK, DONGMIN ,  朴中敏 ,  PARK, JONG MIN ,  唐 怡武 ,  TANG, YIWU

    IPC分类号： H03L7/091 ,  H03L7/085

    摘要： 本案的某些態樣大體係關於用於產生振盪信號的方法和裝置。例如，本案的某些態樣提供鎖相迴路（PLL），其具有耦合到PLL的取樣輸入節點的第一開關、耦合到取樣電路的輸出的積分器以及具有耦合到積分器的輸出的輸入的壓控振盪器（VCO）。在某些態樣中，PLL亦可以包括耦合到VCO的輸出和第一開關的控制輸入的回饋路徑。

    简体摘要： 本案的某些态样大体系关于用于产生振荡信号的方法和设备。例如，本案的某些态样提供锁相回路（PLL），其具有耦合到PLL的采样输入节点的第一开关、耦合到采样电路的输出的积分器以及具有耦合到积分器的输出的输入的压控振荡器（VCO）。在某些态样中，PLL亦可以包括耦合到VCO的输出和第一开关的控制输入的回馈路径。

    一種時脈訊號處理系統及其方法
    7.
    发明专利
    一種時脈訊號處理系統及其方法 审中-公开
    一种时脉信号处理系统及其方法

    公开(公告)号：TW201833787A

    公开(公告)日：2018-09-16

    申请号：TW106108232

    申请日：2017-03-14

    申请人： 芯籟半導體股份有限公司 ,  LYRA SEMICONDUCTOR INCORPORATED

    发明人： 蘇明堂 ,  SU, MING-TANG

    IPC分类号： G06F13/38 ,  G06F1/04 ,  H03L7/085

    摘要： 一種時脈訊號處理系統及其方法，係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中，利用本發明之時脈訊號處理系統以進行時脈訊號處理方法時，首先，利用第一級鎖相迴路PLL (Phase-Locked Loops)將所輸入的通用序列匯流排USB訊框開始欄位SOF (SOF, Start Of Frame)頻率予以提升，提供時脈同步，並輸出至第二級鎖相迴路；接著，利用第二級鎖相迴路PLL降低第一級鎖相迴路之輸出的時脈抖動(Timing Jitter)並將其時脈抖動予以降低到20ps以下。

    简体摘要： 一种时脉信号处理系统及其方法，系应用于通用串行总线USB音频同步模式(synchronous mode)声音时脉重建的环境中，利用本发明之时脉信号处理系统以进行时脉信号处理方法时，首先，利用第一级锁相回路PLL (Phase-Locked Loops)将所输入的通用串行总线USB讯框开始字段SOF (SOF, Start Of Frame)频率予以提升，提供时脉同步，并输出至第二级锁相回路；接着，利用第二级锁相回路PLL降低第一级锁相回路之输出的时脉抖动(Timing Jitter)并将其时脉抖动予以降低到20ps以下。