公开(公告)号：US06959376B1

公开(公告)日：2005-10-25

申请号：US09975677

申请日：2001-10-11

申请人： Mark Boike ,  Alan Phan ,  Keith Dang ,  Charles H. Stewart

发明人： Mark Boike ,  Alan Phan ,  Keith Dang ,  Charles H. Stewart

IPC分类号： G06F15/16 ,  G06F15/80

CPC分类号： G06F15/8007

摘要： The present invention is an integrated circuit containing multiple digital signal processors (DSPs). A single host processor interface is also placed on the chip to connect the multiple DSPs to the host. A separate direct memory access (DMA) unit is provided for each DSP to facilitate flow of data to and from a data memory for each DSP. Each DSP also includes an instruction memory.

摘要翻译： 本发明是一种包含多个数字信号处理器（DSP）的集成电路。 单个主机处理器接口也放置在芯片上，以将多个DSP连接到主机。 为每个DSP提供单独的直接存储器访问（DMA）单元，以促进数据到每个DSP的数据存储器和从数据存储器流出。 每个DSP还包括一个指令存储器。

公开(公告)号：US20060031619A1

公开(公告)日：2006-02-09

申请号：US10911798

申请日：2004-08-05

申请人： Hung Nguyen ,  Keith Dang

发明人： Hung Nguyen ,  Keith Dang

IPC分类号： G06F13/14

CPC分类号： G06F13/4004

摘要： A computer system having a hierarchical bus structure that allows decoupling of a local bus from a global bus thereof. Decoupling of the local bus is achieved through use of an asynchronous system bus adapter which includes a local bus adapter for handling transactions, initiated by a system device coupled to the global bus, that require access to a local device coupled to the local bus and a global bus adapter for handling transactions, initiated by a local device coupled to the local bus, that require access to a system device coupled to the system bus. The local bus adapter is further configured to issue signals which prevent the global bus adapter from handling transactions initiated by local devices coupled to the local bus while transactions initiated by system devices coupled to the global bus are on-going.

摘要翻译： 具有分层总线结构的计算机系统，其允许本地总线与其全局总线的去耦合。 通过使用异步系统总线适配器来实现本地总线的去耦，该异步系统总线适配器包括用于处理由耦合到全局总线的系统设备启动的事务的本地总线适配器，其需要访问耦合到本地总线的本地设备和 用于处理由耦合到本地总线的本地设备启动的事务的全局总线适配器，其需要访问耦合到系统总线的系统设备。 本地总线适配器还被配置为发出信号，其阻止全局总线适配器处理由耦合到本地总线的本地设备发起的事务，同时由耦合到全局总线的系统设备发起的事务正在进行。

公开(公告)号：US06956788B1

公开(公告)日：2005-10-18

申请号：US10701775

申请日：2003-11-05

申请人： Hung Nguyen ,  Keith Dang

发明人： Hung Nguyen ,  Keith Dang

IPC分类号： G06F5/06 ,  G06F5/12 ,  G11C8/00 ,  G11C19/28

CPC分类号： G11C19/287 ,  G06F5/065 ,  G06F5/12 ,  G06F2205/102

摘要： In some embodiments, a system includes a memory device in a first clock domain region and a memory device and a digital signal processing (DSP) sub-system in a second clock domain region. In addition, a plurality of asynchronous first-in first-out (FIFO) data structures, each comprising a read interface, a write interface, and one or more data slots, store data generated from the DSP sub-system. The read interface operates in the first clock domain, and the write interface operates in the second clock domain.

摘要翻译： 在一些实施例中，系统包括位于第二时钟域区域中的存储器件和第二时钟域区域中的存储器件和数字信号处理（DSP）子系统。 此外，多个异步先进先出（FIFO）数据结构，每个包括读接口，写接口和一个或多个数据时隙，存储从DSP子系统生成的数据。 读接口在第一时钟域中工作，并且写接口在第二时钟域中工作。