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发明授权
Method and apparatus to generate clock and control signals for over-clocking recovery in a PLL 失效
标题翻译：生成时钟和控制信号的方法和装置，用于PLL中的超频恢复

公开(公告)号：US06963992B1

公开(公告)日：2005-11-08

申请号：US09672395

申请日：2000-09-28

申请人： Paul Lap Tak Cheng , Kuang-Yu Chen , Frank Hwang , Hueng-Cheng Eric Chen , Hyunbae Kim

发明人： Paul Lap Tak Cheng , Kuang-Yu Chen , Frank Hwang , Hueng-Cheng Eric Chen , Hyunbae Kim

IPC分类号： G06F1/04 , G06F1/06 , G06F1/08

CPC分类号： G06F1/08

摘要： An apparatus comprising a circuit that may be configured to (i) change a frequency of one or more first signals in response to a second signal and (ii) generate a third signal in response to either the second signal or a predetermined time period expiring.

摘要翻译： 一种装置，包括可以被配置为（i）响应于第二信号改变一个或多个第一信号的频率的电路，以及（ii）响应于所述第二信号或预定时间段到期而产生第三信号的电路。