公开(公告)号：US06584606B1

公开(公告)日：2003-06-24

申请号：US09584416

申请日：2000-06-01

申请人： Charles S. Chiu ,  James P. Libous ,  Rory D. Loughran ,  Joseph Natonio ,  Robert A. Proctor ,  Gulsun Yasar

发明人： Charles S. Chiu ,  James P. Libous ,  Rory D. Loughran ,  Joseph Natonio ,  Robert A. Proctor ,  Gulsun Yasar

IPC分类号： G06F1750

CPC分类号： G06F17/5036

摘要： A method of analyzing I/O cell layouts for integrated circuits, such as ASICs, includes defining a proposed I/O cell layout on a selected chip image, providing a set of limit rules for electromigration, IR voltage drop and di/dt noise for the selected chip image, providing characteristics for each I/O cell type used in the proposed I/O cell layout, checking the proposed I/O cell layout by applying the limit rules to the proposed I/O cell layout and reporting all I/O cells used in the proposed I/O cell layout that do not meet the limit rules for the selected chip image.

摘要翻译： 分析集成电路（例如ASIC）的I / O单元布局的方法包括在所选择的芯片图像上定义所提出的I / O单元布局，为电迁移，IR电压降和di / dt噪声提供一组限制规则 所选择的芯片图像，为所提出的I / O单元布局中使用的每个I / O单元类型提供特征，通过对所提出的I / O单元布局应用限制规则来检查所提出的I / O单元布局，并报告所有I / 在所提出的I / O单元布局中使用的O单元不符合所选芯片图像的限制规则。