公开(公告)号：US06832361B2

公开(公告)日：2004-12-14

申请号：US09862427

申请日：2001-05-21

申请人： John Maxwell Cohn ,  Scott Whitney Gould ,  Ronald Dennis Rose ,  Ivan Wemple ,  Paul Steven Zuchowski

发明人： John Maxwell Cohn ,  Scott Whitney Gould ,  Ronald Dennis Rose ,  Ivan Wemple ,  Paul Steven Zuchowski

IPC分类号： G06F1750

CPC分类号： G06F17/5022

摘要： A method and system for analyzing power distribution in an integrated circuit chip includes dividing a clock cycle of the integrated circuit chip into a plurality of time periods, dividing the integrated circuit chip into a plurality of cells, performing a static timing analysis for the plurality of cells to obtain current waveform data for each cell and each time period, and performing a power distribution analysis using the current waveform data.

摘要翻译： 一种用于分析集成电路芯片中的功率分配的方法和系统，包括将集成电路芯片的时钟周期划分成多个时间段，将集成电路芯片分成多个单元，对多个单元执行静态时序分析 单元，以获得每个单元和每个时间段的电流波形数据，以及使用当前波形数据进行功率分布分析。

公开(公告)号：US07913216B2

公开(公告)日：2011-03-22

申请号：US12032643

申请日：2008-02-16

申请人： Yiu-Hing Chan ,  Ronald Dennis Rose ,  Jun Zhou

发明人： Yiu-Hing Chan ,  Ronald Dennis Rose ,  Jun Zhou

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： Disclosed is a method of estimating interconnect wire parasitics in integrated circuits which includes obtaining a circuit layout having circuit components placed thereon including source input/output (I/O) pins and sink I/O pins, the circuit layout having a circuit hierarchy, bubbling up of the I/O pins until all I/O pins are on a same level of the circuit hierarchy, and then estimating interconnect segments to be employed in interconnecting at least some circuit components of the placed circuit components of the circuit layout. Also disclosed is a circuit design system and program storage device.

摘要翻译： 公开了一种估计集成电路中的互连线寄生效应的方法，其包括获得具有放置在其上的电路组件的电路布局，其中包括源输入/输出（I / O）引脚和吸收器I / O引脚，电路布局具有电路层级，冒泡 直到所有I / O引脚都位于电路层级的相同电平上，然后估计互连线段，用于互连电路布局放置的电路元件的至少一些电路元件。 还公开了电路设计系统和程序存储装置。

公开(公告)号：US20090210849A1

公开(公告)日：2009-08-20

申请号：US12032643

申请日：2008-02-16

申请人： Yiu-Hing Chan ,  Ronald Dennis Rose ,  Jun Zhou

发明人： Yiu-Hing Chan ,  Ronald Dennis Rose ,  Jun Zhou

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： Disclosed is a method of estimating interconnect wire parasitics in integrated circuits which includes obtaining a circuit layout having circuit components placed thereon including source input/output (I/O) pins and sink I/O pins, the circuit layout having a circuit hierarchy, bubbling up of the I/O pins until all I/O pins are on a same level of the circuit hierarchy, and then estimating interconnect segments to be employed in interconnecting at least some circuit components of the placed circuit components of the circuit layout. Also disclosed is a circuit design system and program storage device.

摘要翻译： 公开了一种估计集成电路中的互连线寄生效应的方法，其包括获得具有放置在其上的电路组件的电路布局，其中包括源输入/输出（I / O）引脚和吸收器I / O引脚，电路布局具有电路层级，冒泡 直到所有I / O引脚都位于电路层级的相同电平上，然后估计互连线段，用于互连电路布局放置的电路元件的至少一些电路元件。 还公开了电路设计系统和程序存储装置。