公开(公告)号：US07007135B2

公开(公告)日：2006-02-28

申请号：US10094261

申请日：2002-03-08

申请人： Keong-Hoon Koo ,  Jin-Cheon Kim

发明人： Keong-Hoon Koo ,  Jin-Cheon Kim

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/12

摘要： A multi-level cache system includes a primary cache and a secondary cache that is accessed by a processor later than the primary cache. If the secondary cache is full with data when the processor misses the access to the primary and secondary cache memories, data stored in the secondary cache must be routed to a main memory. In this case, to satisfy the inclusion property of cache, the data migrating to the main memory from the secondary cache is present in the secondary cache, not in the primary cache. The multi-level cache system does not need to access the primary cache to select the data in the secondary cache but not in the primary cache. Thus, it simplifies a logical composition for controlling the miss/replacement, and shortens an operation time therein.

摘要翻译： 多级缓存系统包括主缓存和次高速缓存，其由处理器在主缓存器之后访问。 如果二级缓存在处理器无法访问主缓存和二级高速缓冲存储器时遇到数据，则存储在二级高速缓存中的数据必须路由到主存储器。 在这种情况下，为了满足高速缓存的包含性质，从辅助高速缓存迁移到主存储器的数据不存在于主缓存中。 多级缓存系统不需要访问主缓存来选择二级缓存中的数据，但不在主缓存中。 因此，它简化了用于控制未命中/替换的逻辑组合，并缩短了其中的操作时间。

公开(公告)号：US06763431B2

公开(公告)日：2004-07-13

申请号：US10094673

申请日：2002-03-07

申请人： Jin-Cheon Kim ,  Jae-Hong Park ,  Kyung-Hoon Koo

发明人： Jin-Cheon Kim ,  Jae-Hong Park ,  Kyung-Hoon Koo

IPC分类号： G06F1212

CPC分类号： G06F12/121

摘要： A cache memory system includes a tag RAM storing tags in a plurality of sets thereof, a data RAM storing data in a plurality of sets corresponding to the tag RAM sets, and a control logic controlling overall functions in the cache memory. The control logic generates set selection signals which designate the sets storing data replaceable with those of the data RAM in accordance with N-bit data representing a replacement condition of data stored in the data RAM sets. The control logic is composed of counters generating the set selection signals synchronous with a predetermined clock signal in order to modify the sets replaceable data in a random order, so that block replacement logic is constructed in a more simplified form though the number of sets increases in a set-associative cache memory.

摘要翻译： 高速缓冲存储器系统包括存储多个集合中的标签的标签RAM，存储与标签RAM集对应的多个集合中的数据的数据RAM，以及控制高速缓存存储器中的全部功能的控制逻辑。 控制逻辑产生集合选择信号，其根据表示存储在数据RAM组中的数据的替换条件的N位数据，生成可替换为数据RAM的数据的集合。 控制逻辑由产生与预定时钟信号同步的设置选择信号的计数器组成，以便以随机顺序修改组可替换数据，使得块更换逻辑以更简化的形式构造，尽管组的数量增加 集合关联缓存存储器。

公开(公告)号：US07080204B2

公开(公告)日：2006-07-18

申请号：US10648437

申请日：2003-08-27

申请人： Jin-Cheon Kim

发明人： Jin-Cheon Kim

IPC分类号： G06F12/08

CPC分类号： G06F8/45

摘要： A computer system which dynamically extracts multiple threads from a program using a thread binary compiler (TBC), and a simultaneous multithreading (SMT) method. The computer system loads the TBC to a cache and controls the cache such that the TBC divides the program into multiple threads, and the cache loads the program as a recompiled program, whenever the cache loads a program stored in main memory.

摘要翻译： 一种使用线程二进制编译器（TBC）和同时多线程（SMT）方法从程序中动态提取多个线程的计算机系统。 计算机系统将TBC加载到缓存并控制高速缓存，使得TBC将程序划分为多个线程，并且当缓存加载存储在主存储器中的程序时，高速缓存将程序加载为重新编译的程序。