公开(公告)号：US20080034702A1

公开(公告)日：2008-02-14

申请号：US11809325

申请日：2007-05-31

申请人： Ray Garries ,  Nelson Hertzog ,  Kevin Campbell ,  Rick Hetherington

发明人： Ray Garries ,  Nelson Hertzog ,  Kevin Campbell ,  Rick Hetherington

IPC分类号： E06B3/96 ,  E06B3/968

CPC分类号： E06B3/9641 ,  E06B1/04 ,  E06B3/44 ,  E06B3/96 ,  E06B3/964 ,  E06B3/968

摘要： An apparatus comprises a first end and a second end opposite the first end. A first leg comprising a first surface and a second surface is disposed between the first and second ends. A second leg comprising a first surface and a second surface is disposed between the first and second ends. A first receiving groove is disposed in the first leg and forms a first pathway. A second receiving groove is disposed in the second leg and forms a second pathway. A first receiving channel is disposed in the first leg and is in communication with the first receiving groove. A second receiving channel is disposed in the second leg and is in communication with the second receiving groove. A fin is coupled to the first and second legs and is disposed between the first and second receiving channels. The fin is substantially coplanar with the first end.

摘要翻译： 一种装置包括与第一端相对的第一端和第二端。 包括第一表面和第二表面的第一腿设置在第一和第二端之间。 包括第一表面和第二表面的第二腿设置在第一和第二端之间。 第一接收槽设置在第一腿部中并形成第一路径。 第二接收槽设置在第二支腿中并形成第二通道。 第一接收通道设置在第一支腿中并且与第一接收槽连通。 第二接收通道设置在第二支腿中并且与第二接收槽连通。 翅片联接到第一和第二腿部并且设置在第一和第二接收通道之间。 翅片与第一端基本上共面。

公开(公告)号：US06408417B1

公开(公告)日：2002-06-18

申请号：US09376702

申请日：1999-08-17

申请人： Anuradha N. Moudgal ,  Rick Hetherington ,  Timothy G. Goldsbury ,  John P. Petry

发明人： Anuradha N. Moudgal ,  Rick Hetherington ,  Timothy G. Goldsbury ,  John P. Petry

IPC分类号： G11C2900

CPC分类号： G06F11/1064

摘要： On data writes to a cache memory in a digital data processing system, the existing data currently stored on the desired cache storage line is read out and parity checked. The read-out data is modified with new data only if there is no parity error. If a parity error is detected, a cache miss is signaled and the read-out line of data is written back into the cache memory with error correction code checking and error correction being performed on the defective line of data as part of this write-back to the cache memory.

摘要翻译： 在对数字数据处理系统中的高速缓冲存储器的数据写入时，读出当前存储在期望高速缓存存储线上的现有数据，并校验奇偶校验。 只有在没有奇偶校验错误的情况下，才能用新的数据修改读出的数据。 如果检测到奇偶校验错误，则发出高速缓存未命中，并且读出的数据行被写回到高速缓冲存储器中，其中错误校正码检查和错误校正是在缺陷数据行上执行的，作为该回写的一部分 到缓存内存。