公开(公告)号：US06711040B2

公开(公告)日：2004-03-23

申请号：US10353119

申请日：2003-01-28

申请人： Thomas B. Chadwick ,  Tari S. Gordon ,  Eric Jasinski ,  Rahul Nadkarni ,  Michael R. Quellette

发明人： Thomas B. Chadwick ,  Tari S. Gordon ,  Eric Jasinski ,  Rahul Nadkarni ,  Michael R. Quellette

IPC分类号： G11C1500

CPC分类号： G11C15/04

摘要： A method and structure for improving a content addressable memory array has a plurality of serially connected memory sub-arrays (which include at least one memory cell), a matchline connected to each of the sub-arrays, a valid memory cell, a comparator receiving input from the matchline and valid memory cell, a sinkline output from the comparator, and a precharge device. The sinkline and matchline are reset from a first voltage to a second voltage depending upon the results of a compare operation of the input data to the data in the storage device. When the second voltage appears on the matchline and the first voltage appears on the sinkline this indicates a match between the data within all of the sub-arrays and the input data.

摘要翻译： 用于改善内容可寻址存储器阵列的方法和结构具有多个串联的存储器子阵列（其包括至少一个存储器单元），连接到每个子阵列的匹配线，有效存储器单元，比较器接收 来自匹配线和有效存储器单元的输入，来自比较器的漏线输出和预充电器件。 取决于输入数据与存储装置中的数据的比较操作的结果，汇流线和匹配线从第一电压复位到第二电压。 当匹配线上出现第二个电压，并且第一个电压出现在漏极线上时，这表示所有子阵列中的数据和输入数据之间的匹配。