公开(公告)号：US07814276B2

公开(公告)日：2010-10-12

申请号：US11943228

申请日：2007-11-20

申请人： Yen-Chin Lin ,  Hsin-Chung Wang ,  Chun-Hung Lin

发明人： Yen-Chin Lin ,  Hsin-Chung Wang ,  Chun-Hung Lin

IPC分类号： G06F12/00

CPC分类号： G06F12/0804 ,  G06F12/0886 ,  G06F2212/2022

摘要： The present invention provides a data cache architecture interposed between a host and a flash memory, the data cache architecture comprising: a buffer memory, receiving data from the host; a memory controller, deploying the data in the buffer memory; and a data cache memory, controlled by the memory controller according to a cache algorithm. The data cache architecture and the cache algorithm used in the data cache architecture can be used to minimize the program/erase count of the NAND type flash device.

摘要翻译： 本发明提供一种插入在主机和闪速存储器之间的数据高速缓存架构，所述数据高速缓存架构包括：缓冲存储器，从所述主机接收数据; 存储器控制器，将数据部署在缓冲存储器中; 以及由存储器控制器根据高速缓存算法控制的数据高速缓冲存储器。 可以使用数据高速缓存架构中使用的数据高速缓存结构和缓存算法来最小化NAND型闪存设备的编程/擦除计数。

公开(公告)号：US20090132770A1

公开(公告)日：2009-05-21

申请号：US11943228

申请日：2007-11-20

申请人： Yen-Chin Lin

发明人： Yen-Chin Lin

IPC分类号： G06F12/00

CPC分类号： G06F12/0804 ,  G06F12/0886 ,  G06F2212/2022

摘要： The present invention provides a data cache architecture interposed between a host and a flash memory, the data cache architecture comprising: a buffer memory, receiving data from the host; a memory controller, deploying the data in the buffer memory; and a data cache memory, controlled by the memory controller according to a cache algorithm. The data cache architecture and the cache algorithm used in the data cache architecture can be used to minimize the program/erase count of the NAND type flash device.

摘要翻译： 本发明提供一种插入在主机和闪速存储器之间的数据高速缓存架构，所述数据高速缓存架构包括：缓冲存储器，从所述主机接收数据; 存储器控制器，将数据部署在缓冲存储器中; 以及由存储器控制器根据高速缓存算法控制的数据高速缓冲存储器。 可以使用数据高速缓存架构中使用的数据高速缓存结构和缓存算法来最小化NAND型闪存设备的编程/擦除计数。