公开(公告)号：US08739099B1

公开(公告)日：2014-05-27

申请号：US12176379

申请日：2008-07-20

申请人： Victor R. Maruri ,  Boon Jin Ang ,  Henry Y. Lui ,  Surinder Singh ,  Thow Pang Chong ,  Tony K. Ngai

发明人： Victor R. Maruri ,  Boon Jin Ang ,  Henry Y. Lui ,  Surinder Singh ,  Thow Pang Chong ,  Tony K. Ngai

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5031 ,  G06F2217/62

摘要： A method for determining clock uncertainties is provided. The method includes identifying clock transfer types between registers from an integrated circuit design and identifying contributors to the clock uncertainties for each of the clock transfers. The jitter associated with each identified contributor is calculated for both set-up time and hold time. This calculated jitter is incorporated into a slack calculation to determine whether timing constraints are met for a circuit design.

摘要翻译： 提供了一种确定时钟不确定度的方法。 该方法包括从集成电路设计中识别寄存器之间的时钟传输类型，并且识别每个时钟传输的时钟不确定性的贡献者。 针对建立时间和保持时间计算与每个识别的贡献者相关联的抖动。 该计算的抖动被并入到松弛计算中以确定电路设计是否满足时序约束。

公开(公告)号：US08151224B1

公开(公告)日：2012-04-03

申请号：US12345187

申请日：2008-12-29

申请人： Boon Jin Ang ,  Kar Keng Chua ,  Choong Kit Wong ,  Kok Yoong Foo ,  Thow Pang Chong

发明人： Boon Jin Ang ,  Kar Keng Chua ,  Choong Kit Wong ,  Kok Yoong Foo ,  Thow Pang Chong

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/64

摘要： A method of designing at IC is described. In one embodiment, the method includes providing an option to select a mask layer set from a plurality of mask layer sets, the plurality of mask layer sets including a first mask layer set and a second mask layer set, where the second mask layer set is an alternative mask layer option to the first mask layer set. In one embodiment, the method further includes receiving a selection from a user choosing a mask layer set from the plurality of mask layer sets. In one embodiment, the receiving occurs after design of the IC and prior to fabrication of the IC. Also, in one embodiment, the plurality of mask layer sets are predetermined mask layer sets. In one embodiment, the first mask layer set is a standard threshold voltage (SVT) mask layer set and the second mask layer set is a high threshold voltage (HVT) mask layer set. In one embodiment, core devices of the SVT mask layer set are SVT devices and some periphery devices of the SVT mask layer set are HVT devices. In one embodiment, hybrid cell (H-cell) devices of the HVT mask layer set are HVT devices and some periphery devices of the HVT mask layer set are HVT devices.

摘要翻译： 描述了一种IC设计方法。 在一个实施例中，该方法包括提供从多个掩模层集合中选择掩模层集合的选项，所述多个掩模层集合包括第一掩模层集合和第二掩模层集合，其中第二掩模层集合是 第一掩模层集合的替代掩模层选项。 在一个实施例中，该方法还包括从用户接收从多个掩模层集合中选择掩模层集合的选择。 在一个实施例中，接收发生在IC的设计之后并且在IC的制造之前。 而且，在一个实施例中，多个掩模层组是预定的掩模层集合。 在一个实施例中，第一掩模层集合是标准阈值电压（SVT）掩模层集合，第二掩模层集合是高阈值电压（HVT）掩模层集合。 在一个实施例中，SVT掩模层集合的核心设备是SVT设备，SVT掩模层集合的一些外围设备是HVT设备。 在一个实施例中，HVT掩模层集合的混合小区（H cell）设备是HVT设备，并且HVT掩模层集合的一些外围设备是HVT设备。

公开(公告)号：US07233189B1

公开(公告)日：2007-06-19

申请号：US10996592

申请日：2004-11-24

申请人： Boon Jin Ang ,  Thow Pang Chong

发明人： Boon Jin Ang ,  Thow Pang Chong

IPC分类号： H03K3/00 ,  G06F17/50

CPC分类号： G06F1/10

摘要： Signal transmission circuitry on an integrated circuit ameliorates the effects of possible inequality in rise and fall times of buffer circuits along the transmission circuitry by providing at least one of the buffer circuits as an inverting buffer circuit and at least one other of the buffer circuits as a non-inverting buffer circuit. The invention may be of particular interest for use in clock signal distribution networks on integrated circuits such as programmable logic devices.

摘要翻译： 集成电路上的信号传输电路通过将缓冲电路中的至少一个作为反相缓冲电路和至少另一个缓冲电路来改善沿着传输电路的缓冲电路的上升和下降时间可能的不等式的影响，作为 非反相缓冲电路。 本发明可以特别关注于集成电路（例如可编程逻辑器件）上的时钟信号分配网络。