公开(公告)号：US20150214959A1

公开(公告)日：2015-07-30

申请号：US14126005

申请日：2013-06-28

Applicant: INTEL CORPORATION

Inventor： Allan Feldman ,  Nasser Kurd ,  Mark Neidengard ,  Vaughn Grossnickle ,  Praveen Mosalikanti

IPC: H03L7/08 ,  H03L7/083

CPC classification number: G06F1/10 ,  G06F1/04 ,  G06F1/08 ,  H03K5/15 ,  H03L7/06 ,  H03L7/08 ,  H03L7/0802 ,  H03L7/083

Abstract: In some embodiments, a tight loop mode is provided is which most, if not all of, the clock distribution circuitry may be bypassed during an initial frequency lock stage.

Abstract translation: 在一些实施例中，提供紧密环路模式，其中大多数（如果不是全部）时钟分配电路可以在初始频率锁定阶段期间被旁路。