公开(公告)号：US20090271671A1

公开(公告)日：2009-10-29

申请号：US12110731

申请日：2008-04-28

申请人： Mary P. Kusko ,  Haoxing Ren ,  Ronald G. Walther ,  Rona Yaari

发明人： Mary P. Kusko ,  Haoxing Ren ,  Ronald G. Walther ,  Rona Yaari

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/31707 ,  G01R31/318321

摘要： A method for implementing improved observability of random resistant logic included in an integrated circuit (IC) design includes configuring a multiplexer device to pass, to a preexisting storage latch within the design, one of: a signal from one or more observation points within the random resistant logic and an output of first preexisting combinational logic; and selecting a preexisting net within the IC design to generate a randomized logic signal that, in a test mode, is passed to the multiplexer device to serve as a control signal thereto; wherein, in the test mode, the existing storage latch captures data randomly selected from either the existing combinational logic and the one or more observation points and in a normal mode, the existing storage latch captures data from only the existing combinational logic, facilitating random testing of the random resistant logic in a manner that avoids adding latches to the design.

摘要翻译： 一种用于实现集成电路（IC）设计中包括的随机电阻逻辑的改进的可观察性的方法包括：配置多路复用器装置，将设计中的先前存在的锁存器传递到：随机的来自一个或多个观察点的信号 电阻逻辑和第一预先组合逻辑的输出; 以及选择所述IC设计中的预先存在的网络，以产生随机逻辑信号，所述随机逻辑信号在测试模式中被传递到所述多路复用器设备以用作其控制信号; 其中，在测试模式中，现有存储锁存器捕获从现有的组合逻辑和一个或多个观测点中随机选择的数据，并且在正常模式下，现有的存储锁存器仅从现有的组合逻辑中捕获数据，便于随机测试 的方式，以避免向设计添加锁存器。

公开(公告)号：US07533360B1

公开(公告)日：2009-05-12

申请号：US12177648

申请日：2008-07-22

申请人： Haoxing Ren ,  Hua Xiang ,  Tingdong Zhou

发明人： Haoxing Ren ,  Hua Xiang ,  Tingdong Zhou

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/5072 ,  G06F2217/40

摘要： The present invention provides a method of performing BSM assignments for each routing layer typically having one BSM group (e.g. memory bus) per layer. Further, the present invention provides for routable BSM assignments. Further, the present invention provides a method for handling pair constraints providing for differential pairs to be placed close to each other. Further, the method of the present invention provides for simultaneous routing and pin assignments while honoring pair constraint concerns and optimizing wire length.

摘要翻译： 本发明提供了一种通常每层具有一个BSM组（例如存储器总线）的每个路由层执行BSM分配的方法。 此外，本发明提供可路由的BSM分配。 此外，本发明提供了一种用于处理提供用于彼此靠近放置的差分对的对约束的方法。 此外，本发明的方法提供同时布线和引脚分配，同时保证对约束关系并优化线长度。

公开(公告)号：US20090064074A1

公开(公告)日：2009-03-05

申请号：US12264619

申请日：2008-11-04

申请人： Charles Jay Alpert ,  Haoxing Ren ,  Paul Gerard Villarrubia

发明人： Charles Jay Alpert ,  Haoxing Ren ,  Paul Gerard Villarrubia

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A system and computer program product for cell placement in an integrated circuit design that uses a calculated diffusion velocity determined from a density value in order to relocate the cells until the cell placement reduces the density below a predetermined threshold. The method acts to control the movement of different cells to reduce the density of the cells prior to legalization of the cell placement.

摘要翻译： 一种用于在集成电路设计中用于单元放置的系统和计算机程序产品，其使用从密度值确定的计算的扩散速度，以便重新定位单元直到单元布置将密度降低到低于预定阈值。 该方法用于控制不同细胞的运动，以在细胞放置合法化之前降低细胞的密度。

公开(公告)号：US08495552B1

公开(公告)日：2013-07-23

申请号：US13536601

申请日：2012-06-28

申请人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

发明人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F2217/84

摘要： Latches and local-clock-buffers are automatically placed during integrated circuit physical synthesis. Prior to physically laying out the datapath, locations are assigned for the latches based on a logical representation of the datapath and on the fixed placements of pins. The computed latch locations optimize the datapath according to some predetermined criteria. Local-clock-buffers are also preplaced together with the latches further improving datapath performance.

摘要翻译： 在集成电路物理合成期间，锁存器和本地时钟缓冲器将自动放置。 在物理布置数据通路之前，基于数据通路的逻辑表示和引脚的固定放置位置为锁存器分配位置。 所计算的锁存位置根据某些预定标准优化数据通路。 本地时钟缓冲器也被预置在一起，锁存器进一步提高了数据通路性能。

公开(公告)号：US08468477B2

公开(公告)日：2013-06-18

申请号：US13096361

申请日：2011-04-28

申请人： Haoxing Ren

发明人： Haoxing Ren

IPC分类号： G06F17/50

CPC分类号： G06F17/505

摘要： A method for IC modification is disclosed. The method recognizes an original HDL file prescribing an original logic, an original netlist incorporating the original logic, and a new HDL file prescribing a new logic. The new logic comprises desired logic changes relative to the original logic. If a signal is different between the new HDL file and the original HDL file the method adds a user hint to both the original HDL file and the new HDL file. Using the original HDL file, the original netlist, the new HDL file, and the user hints, the method synthesizes a delta netlist for inserting into the original netlist, whereupon this insertion the original netlist will incorporate the new logic.

摘要翻译： 公开了一种用于IC修改的方法。 该方法识别一个原始的HDL文件，其中规定了一个原始逻辑，一个包含原始逻辑的原始网表，以及一个新的HDL文件，规定了一个新的逻辑。 新逻辑包括相对于原始逻辑的期望的逻辑改变。 如果新的HDL文件和原始HDL文件之间的信号不同，则该方法会向原始HDL文件和新的HDL文件添加用户提示。 使用原始HDL文件，原始网表，新的HDL文件和用户提示，该方法合成用于插入原始网表的增量网表，因此插入原始网表将包含新逻辑。

公开(公告)号：US07882454B2

公开(公告)日：2011-02-01

申请号：US12110731

申请日：2008-04-28

申请人： Mary P Kusko ,  Haoxing Ren ,  Ronald G Walther ,  Rona Yaari

发明人： Mary P Kusko ,  Haoxing Ren ,  Ronald G Walther ,  Rona Yaari

IPC分类号： G06F17/50

CPC分类号： G01R31/31707 ,  G01R31/318321

摘要： A method for implementing improved observability of random resistant logic included in an integrated circuit (IC) design includes configuring a multiplexer device to pass, to a preexisting storage latch within the design, one of: a signal from one or more observation points within the random resistant logic and an output of first preexisting combinational logic; and selecting a preexisting net within the IC design to generate a randomized logic signal that, in a test mode, is passed to the multiplexer device to serve as a control signal thereto; wherein, in the test mode, the existing storage latch captures data randomly selected from either the existing combinational logic and the one or more observation points and in a normal mode, the existing storage latch captures data from only the existing combinational logic, facilitating random testing of the random resistant logic in a manner that avoids adding latches to the design.

摘要翻译： 一种用于实现集成电路（IC）设计中包括的随机电阻逻辑的改进的可观察性的方法包括：配置多路复用器装置，将设计中的先前存在的锁存器传递到：随机的来自一个或多个观察点的信号 电阻逻辑和第一预先组合逻辑的输出; 以及选择所述IC设计中的预先存在的网络，以产生随机逻辑信号，所述随机逻辑信号在测试模式中被传递到所述多路复用器设备以用作其控制信号; 其中，在测试模式中，现有存储锁存器捕获从现有的组合逻辑和一个或多个观测点中随机选择的数据，并且在正常模式下，现有的存储锁存器仅从现有的组合逻辑中捕获数据，便于随机测试 的方式，以避免向设计添加锁存器。

公开(公告)号：US20070143724A1

公开(公告)日：2007-06-21

申请号：US11304955

申请日：2005-12-15

申请人： Charles Alpert ,  Haoxing Ren ,  Paul Villarrubia

发明人： Charles Alpert ,  Haoxing Ren ,  Paul Villarrubia

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A method, apparatus, and computer program product for cell placement in an integrated circuit design that use the principles of diffusion.

摘要翻译： 用于使用扩散原理的集成电路设计中的单元格放置的方法，装置和计算机程序产品。

公开(公告)号：US08756541B2

公开(公告)日：2014-06-17

申请号：US13431368

申请日：2012-03-27

申请人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Xiaoping Tang ,  Hua Xiang ,  Matthew Mantell Ziegler

发明人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Xiaoping Tang ,  Hua Xiang ,  Matthew Mantell Ziegler

IPC分类号： G06F17/50

CPC分类号： G06F17/5072 ,  G06F2217/06

摘要： Systems and methods for relative ordering circuit synthesis are provided herein. One aspect provides for generating at least one circuit design via at least one processor accessible by a computing device; wherein generating at least one circuit design comprises: generating at least one relative order structure based on at least one circuit design layout, the at least one relative order structure comprising at least one placement constraint associated with at least one circuit element; placing the at least one circuit element associated with the at least one placement constraint within a circuit design according to the at least one placement constraint; and placing circuit elements not associated with the at least one placement constraint within the circuit design. Other embodiments and aspects are also described herein.

摘要翻译： 本文提供了相对排序电路合成的系统和方法。 一个方面提供了通过计算设备可访问的至少一个处理器生成至少一个电路设计; 其中产生至少一个电路设计包括：基于至少一个电路设计布局生成至少一个相对顺序结构，所述至少一个相对顺序结构包括与至少一个电路元件相关联的至少一个放置约束; 根据所述至少一个放置约束将与所述至少一个放置约束相关联的所述至少一个电路元件放置在电路设计内; 以及将不与所述至少一个放置约束相关联的电路元件放置在所述电路设计内。 本文还描述了其它实施例和方面。

公开(公告)号：US08365114B2

公开(公告)日：2013-01-29

申请号：US12862838

申请日：2010-08-25

申请人： Eli Arbel ,  David Geiger ,  Victor Kravets ,  Smita Krishnaswamy ,  Ruchir Puri ,  Haoxing Ren

发明人： Eli Arbel ,  David Geiger ,  Victor Kravets ,  Smita Krishnaswamy ,  Ruchir Puri ,  Haoxing Ren

IPC分类号： G06F9/455 ,  G06F17/50

CPC分类号： G06F17/505

摘要： Two circuits, an original and a modified, are being recognized, with the original circuit having a first logic and the modified circuit having a second logic. The second logic contains at least one desired logic change relative to the first logic. An equivalence line is detected in the original circuit such that the first and second logic are equivalent from the circuit inputs to the equivalence line. At least one point of change is located amongst the logic gates that are neighboring the equivalence line. The points of change are accepted as verified if an observability condition is fulfilled. The observability condition is checked within a Boolean Satisfiability (SAT) formulation. Substitute logic for the verified points of change is derived using SAT and Boolean equation solving techniques, in such manner that the first logic becomes equivalent to the second logic.

摘要翻译： 正在识别两个电路，一个原始和一个修改的电路，原始电路具有第一逻辑，并且该修改的电路具有第二逻辑。 第二逻辑包含相对于第一逻辑的至少一个期望的逻辑变化。 在原始电路中检测到等效线，使得第一和第二逻辑等效于从电路输入到等价线。 至少一个变化点位于与等价线相邻的逻辑门之间。 如果可观察性条件得到满足，则可以接受更改点。 可观察性条件在布尔满足度（SAT）公式中进行检查。 通过使用SAT和布尔方程求解技术，使得第一逻辑变为等同于第二逻辑的方式，导出用于验证的变化点的替代逻辑。

公开(公告)号：US20120278771A1

公开(公告)日：2012-11-01

申请号：US13096361

申请日：2011-04-28

申请人： Haoxing Ren

发明人： Haoxing Ren

IPC分类号： G06F17/50

CPC分类号： G06F17/505

摘要： A method for IC modification is disclosed. The method recognizes an original HDL file prescribing an original logic, an original netlist incorporating the original logic, and a new HDL file prescribing a new logic. The new logic comprises desired logic changes relative to the original logic. If a signal is different between the new HDL file and the original HDL file the method adds a user hint to both the original HDL file and the new HDL file. Using the original HDL file, the original netlist, the new HDL file, and the user hints, the method synthesizes a delta netlist for inserting into the original netlist, whereupon this insertion the original netlist will incorporate the new logic.

摘要翻译： 公开了一种用于IC修改的方法。 该方法识别一个原始的HDL文件，其中规定了一个原始逻辑，一个包含原始逻辑的原始网表，以及一个新的HDL文件，规定了一个新的逻辑。 新逻辑包括相对于原始逻辑的期望的逻辑改变。 如果新的HDL文件和原始HDL文件之间的信号不同，则该方法会向原始HDL文件和新的HDL文件添加用户提示。 使用原始HDL文件，原始网表，新的HDL文件和用户提示，该方法合成用于插入原始网表的增量网表，因此插入原始网表将包含新逻辑。