利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

362 条记录 (耗时 0.041 秒)

    Systems and Methods for Memory Efficient Data Decoding
    21.
    发明申请
    Systems and Methods for Memory Efficient Data Decoding 有权
    高效数据解码的系统和方法

    公开(公告)号：US20130120167A1

    公开(公告)日：2013-05-16

    申请号：US13295150

    申请日：2011-11-14

    申请人： Zongwang Li ,  Chung-Li Yang ,  Shaohua Yang ,  Changyou Xu

    发明人： Zongwang Li ,  Chung-Li Yang ,  Shaohua Yang ,  Changyou Xu

    IPC分类号： H03M7/30

    CPC分类号： H03M7/30 ,  H03M7/6005

    摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a data decoder circuit. The data decoder circuit is operable to: apply a decoding algorithm to a decoder input on a first decoder iteration to yield a first decoder output; compress an output derived from the first decoder output to yield a compressed decoder output; de-compress the compressed decoder output to yield a second decoder output; and apply the decoding algorithm to the second decoder output to yield a third decoder output.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了一种包括数据解码器电路的数据处理系统。 数据解码器电路可操作以：在第一解码器迭代中将解码算法应用于解码器输入以产生第一解码器输出; 压缩从第一解码器输出得到的输出以产生压缩的解码器输出; 解压缩压缩解码器输出以产生第二解码器输出; 并将解码算法应用于第二解码器输出以产生第三解码器输出。

    LDPC decoder with targeted symbol flipping
    22.
    发明授权
    LDPC decoder with targeted symbol flipping 有权
    具有目标符号翻转的LDPC解码器

    公开(公告)号：US08707144B2

    公开(公告)日：2014-04-22

    申请号：US13274443

    申请日：2011-10-17

    申请人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

    发明人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

    IPC分类号： H03M13/00

    CPC分类号： H03M13/1108 ,  H03M13/1117 ,  H03M13/1171 ,  H03M13/3715

    摘要： A non-binary low density parity check data decoder comprises a variable node processor operable to update variable node symbol values according to a plurality of elements in a non-binary Galois Field, a check node processor connected to the variable node processor and operable to perform parity check calculations, and a controller operable to perform symbol flipping and to control decoding iterations in the variable node processor and the check node processor.

    摘要翻译： 非二进制低密度奇偶校验数据解码器包括可变节点处理器，其可操作以根据非二进制伽罗瓦域中的多个元素更新可变节点符号值，校验节点处理器连接到可变节点处理器并可操作以执行 奇偶校验计算，以及可操作以执行符号翻转并控制可变节点处理器和校验节点处理器中的解码迭代的控制器。

    Min-sum based non-binary LDPC decoder
    25.
    发明授权
    Min-sum based non-binary LDPC decoder 有权
    基于最小和非二进制LDPC解码器

    公开(公告)号：US08566666B2

    公开(公告)日：2013-10-22

    申请号：US13180495

    申请日：2011-07-11

    申请人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

    发明人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

    IPC分类号： H03M13/00 ,  H03M13/11

    CPC分类号： H03M13/1148 ,  H03M13/1117 ,  H03M13/1171 ,  H03M13/6583

    摘要： Various embodiments of the present invention provide systems and methods for min-sum based decoding of non-binary LDPC codes. For example, a non-binary low density parity check data decoding system is discussed that includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node message vectors and to calculate perceived values based on check node to variable node message vectors. The check node processor is operable to generate the check node to variable node message vectors and to calculate checksums based on variable node to check node message vectors. The check node processor includes a minimum and subminimum finder circuit operable to process a plurality of sub-messages in each variable node to check node message vector. The check node processor also includes a select and combine circuit operable to combine an output of the minimum and subminimum finder circuit to generate the check node to variable node message vectors.

    摘要翻译： 本发明的各种实施例提供了用于非二进制LDPC码的基于最小和解码的系统和方法。 例如，讨论了包括可变节点处理器和校验节点处理器的非二进制低密度奇偶校验数据解码系统。 可变节点处理器可操作以生成可变节点以检查节点消息向量并且基于校验节点到可变节点消息向量来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息向量，并且基于变量节点来计算校验和以校验节点消息向量。 校验节点处理器包括可操作以处理每个变量节点中的多个子消息以检查节点消息向量的最小和最小取景器电路。 校验节点处理器还包括可操作以组合最小和最小取景器电路的输出的选择和组合电路，以生成可变节点消息向量的校验节点。

    LDPC Decoder With Targeted Symbol Flipping
    26.
    发明申请
    LDPC Decoder With Targeted Symbol Flipping 有权
    具有目标符号翻转的LDPC解码器

    公开(公告)号：US20130097475A1

    公开(公告)日：2013-04-18

    申请号：US13274443

    申请日：2011-10-17

    申请人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

    发明人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

    IPC分类号： G06F11/08

    CPC分类号： H03M13/1108 ,  H03M13/1117 ,  H03M13/1171 ,  H03M13/3715

    摘要： Various embodiments of the present invention provide systems and methods for decoding data in a non-binary LDPC decoder with targeted symbol flipping. For example, a non-binary low density parity check data decoder is disclosed that comprises a variable node processor operable to update variable node symbol values according to a plurality of elements in a non-binary Galois Field, a check node processor connected to the variable node processor and operable to perform parity check calculations, and a controller operable to perform symbol flipping and to control decoding iterations in the variable node processor and the check node processor.

    摘要翻译： 本发明的各种实施例提供用于在具有目标符号翻转的非二进制LDPC解码器中解码数据的系统和方法。 例如，公开了一种非二进制低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以根据非二进制伽罗瓦域中的多个元素更新可变节点符号值，校验节点处理器连接到变量 并且可操作以执行奇偶校验计算，以及可操作以执行符号翻转并控制可变节点处理器和校验节点处理器中的解码迭代的控制器。

    Multi-level LDPC layered decoder with out-of-order processing
    28.
    发明授权
    Multi-level LDPC layered decoder with out-of-order processing 有权
    具有无序处理的多级LDPC分层解码器

    公开(公告)号：US09015547B2

    公开(公告)日：2015-04-21

    申请号：US13588648

    申请日：2012-08-17

    申请人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

    发明人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

    IPC分类号： H03M13/00 ,  H03M13/13 ,  G11B20/22 ,  H03M13/11 ,  G11B20/18 ,  H03M13/29

    CPC分类号： H03M13/13 ,  G11B20/1833 ,  G11B20/22 ,  G11B2020/185 ,  H03M13/1117 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343 ,  H03M13/6583 ,  H03M13/6591

    摘要： An apparatus for low density parity check decoding includes a variable node processor operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages, a check node processor operable to generate the check node to variable node messages and to calculate checksums based on the variable node to check node messages, and a scheduler operable to determine a layer processing order for the variable node processor and the check node processor based at least in part on the number of unsatisfied parity checks for each of the H matrix layers.

    摘要翻译： 一种用于低密度奇偶校验解码的装置，包括：可变节点处理器，用于生成可变节点以检查节点消息，并且基于对可变节点消息的校验节点来计算感知值;校验节点处理器，用于将校验节点生成到可变节点消息 以及基于所述变量节点来计算校验和以检查节点消息，以及调度器，其可操作以至少部分地基于所述可变节点处理器和所述校验节点处理器的每个的不满足奇偶校验的数量来确定所述变量节点处理器和所述校验节点处理器的层处理顺序 H矩阵层。

    Min-Sum Based Non-Binary LDPC Decoder
    29.
    发明申请
    Min-Sum Based Non-Binary LDPC Decoder 有权
    基于最小和非二进制LDPC解码器

    公开(公告)号：US20130019141A1

    公开(公告)日：2013-01-17

    申请号：US13180495

    申请日：2011-07-11

    申请人： Chung-Li Wang ,  Zongwang LI ,  Shaohua Yang

    发明人： Chung-Li Wang ,  Zongwang LI ,  Shaohua Yang

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： H03M13/1148 ,  H03M13/1117 ,  H03M13/1171 ,  H03M13/6583

    摘要： Various embodiments of the present invention provide systems and methods for min-sum based decoding of non-binary LDPC codes. For example, a non-binary low density parity check data decoding system is discussed that includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node message vectors and to calculate perceived values based on check node to variable node message vectors. The check node processor is operable to generate the check node to variable node message vectors and to calculate checksums based on variable node to check node message vectors. The check node processor includes a minimum and subminimum finder circuit operable to process a plurality of sub-messages in each variable node to check node message vector. The check node processor also includes a select and combine circuit operable to combine an output of the minimum and subminimum finder circuit to generate the check node to variable node message vectors.

    摘要翻译： 本发明的各种实施例提供了用于非二进制LDPC码的基于最小和解码的系统和方法。 例如，讨论了包括可变节点处理器和校验节点处理器的非二进制低密度奇偶校验数据解码系统。 可变节点处理器可操作以生成可变节点以检查节点消息向量并且基于校验节点到可变节点消息向量来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息向量，并且基于变量节点来计算校验和以校验节点消息向量。 校验节点处理器包括可操作以处理每个变量节点中的多个子消息以检查节点消息向量的最小和最小取景器电路。 校验节点处理器还包括可操作以组合最小和最小取景器电路的输出的选择和组合电路，以生成可变节点消息向量的校验节点。