公开(公告)号：US20110153993A1

公开(公告)日：2011-06-23

申请号：US12645334

申请日：2009-12-22

申请人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Erdinc Ozturk ,  Martin G. Dixon ,  Sean P. Mirkes ,  Bret L. Toll ,  Maxim Loktyukhin ,  Mark C. Davis ,  Alexandre J. Farcy

发明人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Erdinc Ozturk ,  Martin G. Dixon ,  Sean P. Mirkes ,  Bret L. Toll ,  Maxim Loktyukhin ,  Mark C. Davis ,  Alexandre J. Farcy

IPC分类号： G06F9/302

CPC分类号： G06F9/3001 ,  G06F9/30094

摘要： A method in one aspect may include receiving an add instruction. The add instruction may indicate a first source operand, a second source operand, and a third source operand. A sum of the first, second, and third source operands may be stored as a result of the add instruction. The sum may be stored partly in a destination operand indicated by the add instruction and partly a plurality of flags. Other methods are also disclosed, as are apparatus, systems, and instructions on machine-readable medium.

摘要翻译： 一方面的方法可以包括接收添加指令。 加法指令可以指示第一源操作数，第二源操作数和第三源操作数。 作为加法指令的结果，可以存储第一，第二和第三源操作数的总和。 该和可以部分地存储在由加法指令指示的目的地操作数中，部分地存储在多个标志中。 还公开了其它方法，以及机器可读介质上的装置，系统和指令。

公开(公告)号：US09740484B2

公开(公告)日：2017-08-22

申请号：US13995494

申请日：2011-12-22

申请人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon ,  Robert S. Chappell

发明人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon ,  Robert S. Chappell

IPC分类号： G06F9/30 ,  G06F9/34

CPC分类号： G06F9/30043 ,  G06F9/30018 ,  G06F9/34

摘要： An apparatus and method are described for processing bit streams using bit-oriented instructions. For example, a method according to one embodiment includes the operations of: executing an instruction to get bits for an operation, the instruction identifying a start bit address and a number of bits to be retrieved; retrieving the bits identified by the start bit address and number of bits from a bit-oriented register or cache; and performing a sequence of specified bit operations on the retrieved bits to generate results.

公开(公告)号：US09436435B2

公开(公告)日：2016-09-06

申请号：US13996529

申请日：2011-12-23

申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Vinodh Gopal ,  Wajdi K. Feghali ,  Sean M. Gulley ,  Martin G. Dixon

发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Vinodh Gopal ,  Wajdi K. Feghali ,  Sean M. Gulley ,  Martin G. Dixon

IPC分类号： G06F7/525 ,  G06F7/57 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3016 ,  G06F7/525 ,  G06F7/57 ,  G06F9/3001 ,  G06F9/30036 ,  G06F9/3893

摘要： An apparatus is described that includes a semiconductor chip having an instruction execution pipeline having one or more execution units with respective logic circuitry to: a) execute a first instruction that multiplies a first input operand and a second input operand and presents a lower portion of the result, where, the first and second input operands are respective elements of first and second input vectors; b) execute a second instruction that multiplies a first input operand and a second input operand and presents an upper portion of the result, where, the first and second input operands are respective elements of first and second input vectors; and, c) execute an add instruction where a carry term of the add instruction's adding is recorded in a mask register.

摘要翻译： 描述了一种装置，其包括具有指令执行流水线的半导体芯片，该指令执行流水线具有一个或多个具有相应逻辑电路的执行单元，以便：a）执行将第一输入操作数与第二输入操作数相乘并且呈现下一部分的第一指令 其中，第一和第二输入操作数是第一和第二输入向量的相应元素; b）执行第二指令，其将第一输入操作数和第二输入操作数相乘并呈现结果的上部，其中第一和第二输入操作数是第一和第二输入向量的相应元素; 以及c）执行加法指令，其中加法指令的相加的进位项被记录在掩码寄存器中。

公开(公告)号：US09292297B2

公开(公告)日：2016-03-22

申请号：US13617021

申请日：2012-09-14

申请人： Vinodh Gopal ,  Erdinc Ozturk ,  James D. Guilford ,  Gilbert M. Wolrich

发明人： Vinodh Gopal ,  Erdinc Ozturk ,  James D. Guilford ,  Gilbert M. Wolrich

IPC分类号： G06F9/00 ,  G06F9/38 ,  G06F9/30

CPC分类号： G06F9/3001 ,  G06F7/5443 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/34 ,  G06F9/3887

摘要： According to one embodiment, a processor includes an instruction decoder to receive an instruction to process a multiply-accumulate operation, the instruction having a first operand, a second operand, a third operand, and a fourth operand. The first operand is to specify a first storage location to store an accumulated value; the second operand is to specify a second storage location to store a first value and a second value; and the third operand is to specify a third storage location to store a third value. The processor further includes an execution unit coupled to the instruction decoder to perform the multiply-accumulate operation to multiply the first value with the second value to generate a multiply result and to accumulate the multiply result and at least a portion of a third value to an accumulated value based on the fourth operand.

摘要翻译： 根据一个实施例，处理器包括指令解码器，用于接收处理多重累积运算的指令，该指令具有第一操作数，第二操作数，第三操作数和第四操作数。 第一个操作数是指定一个存储累积值的第一个存储位置; 第二操作数是指定存储第一值和第二值的第二存储位置; 并且第三操作数是指定存储第三值的第三存储位置。 所述处理器还包括执行单元，其耦合到所述指令解码器以执行所述乘法运算，以将所述第一值乘以所述第二值以产生乘法结果，并将乘法结果和第三值的至少一部分累积到 基于第四操作数的累计值。

公开(公告)号：US09251374B2

公开(公告)日：2016-02-02

申请号：US13992225

申请日：2011-12-22

申请人： Kirk S. Yap ,  Gilbert M. Wolrich ,  Vinodh Gopal ,  James D. Guilford ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Kirk S. Yap ,  Gilbert M. Wolrich ,  Vinodh Gopal ,  James D. Guilford ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： G06F21/00 ,  G06F21/64 ,  H04L9/06

CPC分类号： G06F21/64 ,  H04L9/0643 ,  H04L2209/12

摘要： A method is described. The method includes executing one or more JH_SBOX_L instruction to perform S-Box mappings and a linear (L) transformation on a JH state and executing one or more JH_Permute instruction to perform a permutation function on the JH state once the S-Box mappings and the L transformation have been performed.

摘要翻译： 描述了一种方法。 该方法包括在JH状态下执行一个或多个JH_SBOX_L指令来执行S-Box映射和线性（L）变换，并且一旦S-Box映射和 L变换。

公开(公告)号：US08930681B2

公开(公告)日：2015-01-06

申请号：US12963298

申请日：2010-12-08

申请人： James D. Guilford ,  Wajdi K. Feghali ,  Vinodh Gopal ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Martin G. Dixon ,  Deniz Karakoyunlu ,  Kahraman D. Akdemir

发明人： James D. Guilford ,  Wajdi K. Feghali ,  Vinodh Gopal ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Martin G. Dixon ,  Deniz Karakoyunlu ,  Kahraman D. Akdemir

IPC分类号： G06F9/38 ,  G06F9/30 ,  G06F9/48

CPC分类号： G06F9/3851 ,  G06F9/30109 ,  G06F9/4843

摘要： An embodiment may include circuitry to execute, at least in part, a first list of instructions and/or to concurrently process, at least in part, first and second buffers. The execution of the first list of instructions may result, at least in part, from invocation of a first function call. The first list of instructions may include at least one portion of a second list of instructions interleaved, at least in part, with at least one other portion of a third list of instructions. The portions may be concurrently carried out, at least in part, by one or more sets of execution units of the circuitry. The second and third lists of instructions may implement, at least in part, respective algorithms that are amenable to being invoked by separate respective function calls. The concurrent processing may involve, at least in part, complementary algorithms.

摘要翻译： 实施例可以包括至少部分地执行第一指令列表和/或至少部分地执行第一和第二缓冲器的电路。 第一指令列表的执行可以至少部分地由第一函数调用的调用产生。 第一指令列表可以包括至少部分地与第三指令列表的至少一个其他部分交织的第二指令列表的至少一部分。 这些部分可以至少部分地由电路的一个或多个执行单元同时执行。 第二和第三指令列表可以至少部分地实现适合于通过单独的各自的功能调用来调用的相应算法。 并行处理可以至少部分地涉及互补算法。

公开(公告)号：US20140195817A1

公开(公告)日：2014-07-10

申请号：US13996527

申请日：2011-12-23

申请人： Wajdi K. Feghali ,  Vinodh Gopal ,  James D. Guilford ,  Erdinc Ozturk ,  Gilbert M. Wolrich ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon

发明人： Wajdi K. Feghali ,  Vinodh Gopal ,  James D. Guilford ,  Erdinc Ozturk ,  Gilbert M. Wolrich ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon

IPC分类号： G06F21/60 ,  G06F9/30

CPC分类号： G06F21/602 ,  G06F9/30007 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30181

摘要： A method is described that includes performing the following within an instruction execution pipeline implemented on a semiconductor chip: summing three input vector operands through execution of a single instruction; and, not raising any arithmetic flags even though a result of the summing creates more bits than circuitry designed to transport the summation is able to transport.

摘要翻译： 描述了一种方法，其包括在半导体芯片上实现的指令执行流水线内执行以下操作：通过执行单个指令对三个输入向量操作数相加; 并且，即使求和的结果产生比设计用于传送求和的电路更多的位能够传输，也不会提高任何算术标记。

公开(公告)号：US20140053000A1

公开(公告)日：2014-02-20

申请号：US13992225

申请日：2011-12-22

申请人： Kirk S. Yap ,  Gilbert M. Wolrich ,  Vinodh Gopal ,  James D. Guilford ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Kirk S. Yap ,  Gilbert M. Wolrich ,  Vinodh Gopal ,  James D. Guilford ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： G06F21/64

CPC分类号： G06F21/64 ,  H04L9/0643 ,  H04L2209/12

摘要： A method is described. The method includes executing one or more JH_SBOX_L instruction to perform S-Box mappings and a linear (L) transformation on a JH state and executing one or more JH_Permute instruction to perform a permutation function on the JH state once the S-Box mappings and the L transformation have been performed

摘要翻译： 描述了一种方法。 该方法包括在JH状态下执行一个或多个JH_SBOX_L指令来执行S-Box映射和线性（L）变换，并且一旦S-Box映射和 L变换

公开(公告)号：US20140013086A1

公开(公告)日：2014-01-09

申请号：US13993483

申请日：2011-12-22

申请人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Erdinc Ozturk ,  Martin G. Dixon ,  Sean P. Mirkes ,  Matthew C. Merten ,  Tong Li ,  Bret T. Toll, I

发明人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Erdinc Ozturk ,  Martin G. Dixon ,  Sean P. Mirkes ,  Matthew C. Merten ,  Tong Li ,  Bret T. Toll, I

IPC分类号： G06F9/30

CPC分类号： G06F9/3001 ,  G06F9/30094 ,  G06F9/3838

摘要： A number of addition instructions are provided that have no data dependency between each other. A first addition instruction stores its carry output in a first flag of a flags register without modifying a second flag in the flags register. A second addition instruction stores its carry output in the second flag of the flags register without modifying the first flag in the flags register.

摘要翻译： 提供了彼此之间没有数据依赖性的多个附加指令。 第一加法指令将其进位输出存储在标志寄存器的第一标志中，而不修改标志寄存器中的第二标志。 第二加法指令将其进位输出存储在标志寄存器的第二标志中，而不修改标志寄存器中的第一个标志。

公开(公告)号：US08549264B2

公开(公告)日：2013-10-01

申请号：US12645334

申请日：2009-12-22

申请人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Erdinc Ozturk ,  Martin G. Dixon ,  Sean P. Mirkes ,  Bret L. Toll ,  Maxim Loktyukhin ,  Mark C. Davis ,  Alexandre J. Farcy

发明人： Vinodh Gopal ,  James D. Guilford ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  Erdinc Ozturk ,  Martin G. Dixon ,  Sean P. Mirkes ,  Bret L. Toll ,  Maxim Loktyukhin ,  Mark C. Davis ,  Alexandre J. Farcy

IPC分类号： G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F15/00

CPC分类号： G06F9/3001 ,  G06F9/30094

摘要： A method in one aspect may include receiving an add instruction. The add instruction may indicate a first source operand, a second source operand, and a third source operand. A sum of the first, second, and third source operands may be stored as a result of the add instruction. The sum may be stored partly in a destination operand indicated by the add instruction and partly a plurality of flags. Other methods are also disclosed, as are apparatus, systems, and instructions on machine-readable medium.

摘要翻译： 一方面的方法可以包括接收添加指令。 加法指令可以指示第一源操作数，第二源操作数和第三源操作数。 作为加法指令的结果，可以存储第一，第二和第三源操作数的总和。 该和可以部分地存储在由加法指令指示的目的地操作数中，部分地存储在多个标志中。 还公开了其它方法，以及机器可读介质上的装置，系统和指令。