公开(公告)号：US06617232B2

公开(公告)日：2003-09-09

申请号：US10190478

申请日：2002-07-09

申请人： Il-Goo Kim ,  Jae-Seung Hwang

发明人： Il-Goo Kim ,  Jae-Seung Hwang

IPC分类号： H01L2144

CPC分类号： H01L21/76808

摘要： A method of forming electric wiring using a dual damascene process wherein prevention of damage to a lower conductive pattern and low contact resistance may be achieved. A first insulation layer having a first trench filled with a conductive material is formed on a semiconductor substrate. A first etch stop layer, a second insulation layer and a third insulation layer are sequentially formed thereon. A capping layer is formed on the third insulation layer. A via hole is formed by selectively etching the capping layer, third insulation layer and second insulation layer. Then the capping layer is partially etched and a polymer layer is formed on the exposed first etch stop layer. A second trench is formed and the electric wiring is formed by filling a conductive material in a resulting structure. The polymer layer prevents damage to the conductive pattern by protecting the first etch stop layer.

摘要翻译： 使用双镶嵌工艺形成电布线的方法，其中可以实现防止对较低导电图案的损坏和低接触电阻。 在半导体衬底上形成具有填充有导电材料的第一沟槽的第一绝缘层。 在其上依次形成第一蚀刻停止层，第二绝缘层和第三绝缘层。 在第三绝缘层上形成覆盖层。 通过选择性地蚀刻覆盖层，第三绝缘层和第二绝缘层来形成通孔。 然后，覆盖层被部分蚀刻，并且在暴露的第一蚀刻停止层上形成聚合物层。 形成第二沟槽，并且通过在所得到的结构中填充导电材料形成电布线。 聚合物层通过保护第一蚀刻停止层来防止导电图案的损坏。