-
51.发明授权Systems and methods for error correction using irregular low density parity check codes 有权使用不规则低密度奇偶校验码进行纠错的系统和方法公开(公告)号：US08443250B2
公开(公告)日：2013-05-14
申请号：US12901816
申请日：2010-10-11
申请人： Zongwang Li , Yang Han , Shaohua Yang
发明人： Zongwang Li , Yang Han , Shaohua Yang
IPC分类号： H03M13/00
CPC分类号： H03M13/036 , G11B2020/185 , G11B2220/2516 , H03M13/1142 , H03M13/116
摘要： Various embodiments of the present invention provide systems and methods for generating a code format. One method discussed includes: receiving a first matrix having a row width and a column height that is greater than one; incorporating a circulant into a first column of the first matrix; testing the first column for trapping sets, wherein at least one trapping set is identified; selecting a value to mitigate the identified trapping set; and augmenting the first matrix with a second matrix to yield a composite matrix. The second matrix has the selected value in the first column, and wherein the identified trapping set is mitigated.
摘要翻译： 本发明的各种实施例提供了用于生成代码格式的系统和方法。 所讨论的一种方法包括：接收具有大于1的行宽度和列高度的第一矩阵; 将循环体结合到第一基质的第一柱中; 测试用于捕集组的第一列，其中识别至少一个捕集组; 选择一个值以减轻所识别的捕获集合; 以及用第二矩阵增加第一矩阵以产生复合矩阵。 第二矩阵在第一列中具有所选择的值，并且其中所识别的捕获集合被减轻。
-
公开(公告)号：US20120300332A1
公开(公告)日：2012-11-29
申请号：US13113219
申请日：2011-05-23
申请人： Yang Han , Zongwang Li , Shaohua Yang , Wu Chang
发明人： Yang Han , Zongwang Li , Shaohua Yang , Wu Chang
CPC分类号： G11B5/012 , G11B5/09 , G11B20/1217 , G11B20/1833 , G11B20/1866 , G11B2020/1222 , G11B2020/1267 , G11B2020/1288 , G11B2220/2516
摘要： Various embodiments of the present invention provide systems and methods for format efficient data storage. As an example, a data storage device is described that includes: a storage medium, a read/write head assembly, and a read channel circuit. The read/write head assembly is disposed in relation to the storage medium and operable to sense information corresponding to an encoded codeword. The read channel circuit is operable to receive the encoded codeword. The read channel circuit includes a missing symbols insertion circuit, a codeword de-scramble circuit, an address insertion circuit, and a data decoder circuit. The missing symbols insertion circuit, the codeword de-scramble circuit, and the address insertion circuit together are operable to pad a derivative of the encoded codeword with a plurality of symbols, to de-scramble the derivative of the encoded codeword, and to insert address information corresponding to the derivative of the encoded codeword to yield a modified encoded codeword. The data decoder circuit is operable to apply a data decoding algorithm to the modified encoded codeword to yield a decoded output.
摘要翻译： 本发明的各种实施例提供了用于格式化数据存储的系统和方法。 作为示例，描述了数据存储设备，其包括：存储介质，读/写头组件和读通道电路。 读/写头组件相对于存储介质设置并且可操作以感测与编码码字对应的信息。 读通道电路可操作以接收编码码字。 读通道电路包括缺失符号插入电路，码字解扰电路，地址插入电路和数据解码器电路。 丢失的符号插入电路，码字解扰电路和地址插入电路在一起可操作以用多个符号填充经编码的码字的导数，以解码编码码字的导数，并插入地址 对应于编码码字的导数的信息以产生经修改的编码码字。 数据解码器电路可操作以将数据解码算法应用到经修改的编码码字以产生解码输出。
-
53.发明申请Systems and Methods for Error Correction Using Irregular Low Density Parity Check Codes 有权使用不规则低密度奇偶校验码进行纠错的系统和方法公开(公告)号：US20120089883A1
公开(公告)日：2012-04-12
申请号：US12901816
申请日：2010-10-11
申请人： Zongwang Li , Yang Han , Shaohua Yang
发明人： Zongwang Li , Yang Han , Shaohua Yang
CPC分类号： H03M13/036 , G11B2020/185 , G11B2220/2516 , H03M13/1142 , H03M13/116
摘要： Various embodiments of the present invention provide systems and methods for generating a code format. One method discussed includes: receiving a first matrix having a row width and a column height that is greater than one; incorporating a circulant into a first column of the first matrix; testing the first column for trapping sets, wherein at least one trapping set is identified; selecting a value to mitigate the identified trapping set; and augmenting the first matrix with a second matrix to yield a composite matrix. The second matrix has the selected value in the first column, and wherein the identified trapping set is mitigated.
摘要翻译： 本发明的各种实施例提供了用于生成代码格式的系统和方法。 所讨论的一种方法包括：接收具有大于1的行宽度和列高度的第一矩阵; 将循环体结合到第一基质的第一柱中; 测试用于捕集组的第一列，其中识别至少一个捕集组; 选择一个值以减轻所识别的捕获集合; 以及用第二矩阵增加第一矩阵以产生复合矩阵。 第二矩阵在第一列中具有所选择的值，并且其中所识别的捕获集合被减轻。
-
54.发明申请Techniques For Generating Bit Reliability Information In A Post-Processor Using An Error Correction Constraint 有权使用误差校正约束在后处理器中生成位可靠性信息的技术公开(公告)号：US20090006931A1
公开(公告)日：2009-01-01
申请号：US11771783
申请日：2007-06-29
申请人： Ivana Djurdjevic , Bruce Alexander Wilson , Mario Blaum , Richard Leo Galbraith , Ksenija Lakovic , Yuan Xing Lee , Zongwang Li , Travis Roger Oenning
发明人： Ivana Djurdjevic , Bruce Alexander Wilson , Mario Blaum , Richard Leo Galbraith , Ksenija Lakovic , Yuan Xing Lee , Zongwang Li , Travis Roger Oenning
IPC分类号： G06F11/34
CPC分类号： G11B20/1833 , G11B20/10046 , G11B2020/185 , G11B2020/1863 , H03M13/1102 , H03M13/2957 , H03M13/6343
摘要： Techniques are provided that generate bit reliabilities for a detected sequence. A detector generates the detected sequence. According to one embodiment, a post-processor finds a first set of combinations of one or more error events in the detected sequence satisfying a complete set or a subset of error correction constraints corresponding to the first bit value, finds a second set of combinations of one or more error events in the detected sequence satisfying a complete set or a subset of error correction constraints corresponding to the second bit value, selects a first most likely combination of one or more events of the first set and a second most likely combination of one or more events of the second set, and generates a bit reliability based on the first and the second most likely values.
摘要翻译： 提供了为检测到的序列生成位可靠性的技术。 检测器产生检测到的序列。 根据一个实施例，后处理器在检测到的序列中找到一个或多个错误事件的组合的第一组，其满足对应于第一位值的完整集合或纠错约束的子集，找到第二组组合 检测到的序列中的一个或多个错误事件满足对应于第二位值的完整集合或纠错约束的子集，选择第一集合中的一个或多个事件的第一最有可能的组合和第一集合的第二最有可能的组合 或更多的事件，并且基于第一和第二最有可能的值产生位可靠性。
-
55.发明申请公开(公告)号：US20090006930A1
公开(公告)日：2009-01-01
申请号：US11771226
申请日：2007-06-29
申请人： Ivana Djurdjevic , Richard Leo Galbraith , Bruce Alexander Wilson , Yuan Xing Lee , Travis Roger Oenning , Mario Blaum , Ksenija Lakovic , Zongwang Li
发明人： Ivana Djurdjevic , Richard Leo Galbraith , Bruce Alexander Wilson , Yuan Xing Lee , Travis Roger Oenning , Mario Blaum , Ksenija Lakovic , Zongwang Li
IPC分类号： H03M13/00
摘要： A detector generates a detected sequence, and a post processor generates probability values that indicate the likelihood of a plurality of error events in the detected sequence. The post processor partitions the values into first and second subsets. The post processor selects a first most likely value from the first subset of the values and a second most likely value from the second subset of the values. The post processor generates a bit reliability based on the first and the second most likely values.
摘要翻译： 检测器产生检测到的序列，并且后处理器产生指示检测到的序列中的多个错误事件的可能性的概率值。 后处理器将值分为第一和第二子集。 后处理器从值的第一子集中选择第一最可能的值，并从值的第二子集中选择第二最有可能的值。 后处理器基于第一和第二最有可能的值产生位可靠性。
-
公开(公告)号：US20080244359A1
公开(公告)日：2008-10-02
申请号：US11694676
申请日：2007-03-30
IPC分类号： H03M13/00
CPC分类号： H03M13/112 , H03M13/1102 , H03M13/1117 , H03M13/1128 , H03M13/1515 , H03M13/2966 , H03M13/2975 , H03M13/2987 , H03M13/6331 , H03M13/658 , H04L1/005 , H04L1/0057
摘要： Techniques are provided for iteratively decoding data recorded on a data storage device. An iterative decoder decodes the data using multiple decoding iterations to correct errors. In multiple iterations of the iterative decoder, a post processing block generates soft information, and a decoder applies a minimum sum decoding algorithm to a low density parity check (LDPC) code to generate extrinsic information based on the soft information and updated soft information.
摘要翻译： 提供了用于迭代地解码记录在数据存储设备上的数据的技术。 迭代解码器使用多个解码迭代来解码数据以校正错误。 在迭代解码器的多次迭代中，后处理块产生软信息，并且解码器将最小和解码算法应用于低密度奇偶校验（LDPC）码，以基于软信息和更新的软信息生成外在信息。
-
公开(公告)号：US08341506B2
公开(公告)日：2012-12-25
申请号：US11694676
申请日：2007-03-30
CPC分类号： H03M13/112 , H03M13/1102 , H03M13/1117 , H03M13/1128 , H03M13/1515 , H03M13/2966 , H03M13/2975 , H03M13/2987 , H03M13/6331 , H03M13/658 , H04L1/005 , H04L1/0057
摘要： Techniques are provided for iteratively decoding data recorded on a data storage device. An iterative decoder decodes the data using multiple decoding iterations to correct errors. In multiple iterations of the iterative decoder, a post processing block generates soft information, and a decoder applies a minimum sum decoding algorithm to a low density parity check (LDPC) code to generate extrinsic information based on the soft information and updated soft information.
摘要翻译： 提供了用于迭代地解码记录在数据存储设备上的数据的技术。 迭代解码器使用多个解码迭代来解码数据以校正错误。 在迭代解码器的多次迭代中，后处理块产生软信息，并且解码器将最小和解码算法应用于低密度奇偶校验（LDPC）码，以基于软信息和更新的软信息生成外在信息。
-
58.发明授权Techniques for generating bit reliability information in a post-processor using an error correction constraint 有权使用纠错约束在后处理器中生成比特可靠性信息的技术公开(公告)号：US08037394B2
公开(公告)日：2011-10-11
申请号：US11771783
申请日：2007-06-29
申请人： Ivana Djurdjevic , Bruce Alexander Wilson , Mario Blaum , Richard Leo Galbraith , Ksenija Lakovic , Yuan Xing Lee , Zongwang Li , Travis Roger Oenning
发明人： Ivana Djurdjevic , Bruce Alexander Wilson , Mario Blaum , Richard Leo Galbraith , Ksenija Lakovic , Yuan Xing Lee , Zongwang Li , Travis Roger Oenning
IPC分类号： H03M13/45
CPC分类号： G11B20/1833 , G11B20/10046 , G11B2020/185 , G11B2020/1863 , H03M13/1102 , H03M13/2957 , H03M13/6343
摘要： Techniques are provided that generate bit reliabilities for a detected sequence. A detector generates the detected sequence. According to one embodiment, a post-processor finds a first set of combinations of one or more error events in the detected sequence satisfying a complete set or a subset of error correction constraints corresponding to the first bit value, finds a second set of combinations of one or more error events in the detected sequence satisfying a complete set or a subset of error correction constraints corresponding to the second bit value, selects a first most likely combination of one or more events of the first set and a second most likely combination of one or more events of the second set, and generates a bit reliability based on the first and the second most likely values.
摘要翻译： 提供了为检测到的序列生成位可靠性的技术。 检测器产生检测到的序列。 根据一个实施例，后处理器在检测到的序列中找到一个或多个错误事件的组合的第一组，其满足对应于第一位值的完整集合或纠错约束的子集，找到第二组组合 检测到的序列中的一个或多个错误事件满足对应于第二位值的完整集合或纠错约束的子集，选择第一集合中的一个或多个事件的第一最有可能的组合和第一集合的第二最有可能的组合 或更多的事件，并且基于第一和第二最有可能的值产生位可靠性。
-
59.发明授权公开(公告)号：US08037393B2
公开(公告)日：2011-10-11
申请号：US11771226
申请日：2007-06-29
申请人： Ivana Djurdjevic , Richard Leo Galbraith , Bruce Alexander Wilson , Yuan Xing Lee , Travis Roger Oenning , Mario Blaum , Ksenija Lakovic , Zongwang Li
发明人： Ivana Djurdjevic , Richard Leo Galbraith , Bruce Alexander Wilson , Yuan Xing Lee , Travis Roger Oenning , Mario Blaum , Ksenija Lakovic , Zongwang Li
IPC分类号： H03M13/45
摘要： A detector generates a detected sequence, and a post processor generates probability values that indicate the likelihood of a plurality of error events in the detected sequence. The post processor partitions the values into first and second subsets. The post processor selects a first most likely value from the first subset of the values and a second most likely value from the second subset of the values. The post processor generates a bit reliability based on the first and the second most likely values.
摘要翻译： 检测器产生检测到的序列，并且后处理器产生指示检测到的序列中的多个错误事件的可能性的概率值。 后处理器将值分为第一和第二子集。 后处理器从值的第一子集中选择第一最可能的值，并从值的第二子集中选择第二最有可能的值。 后处理器基于第一和第二最可能的值产生位可靠性。
-
60.发明授权Optimized mechanism to simplify the circulant shifter and the P/Q kick out for layered LDPC decoder 有权优化的机制简化循环移位器和P / Q踢出分层LDPC解码器公开(公告)号：US08977924B2
公开(公告)日：2015-03-10
申请号：US13607907
申请日：2012-09-10
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang
CPC分类号： H03M13/1111 , H03M13/114 , H03M13/116
摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.
摘要翻译： 分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。 优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。
-
-
-
-
-
-
-
-
-
搜索结果
99 条记录 (耗时 0.024 秒)
