公开(公告)号：US20120059998A1

公开(公告)日：2012-03-08

申请号：US12875400

申请日：2010-09-03

申请人： Nimrod Alexandron ,  Alexander Rabinovitch ,  Leonid Dubrovin

发明人： Nimrod Alexandron ,  Alexander Rabinovitch ,  Leonid Dubrovin

IPC分类号： G06F12/00

CPC分类号： G06F12/04 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036

摘要： An apparatus having a first circuit and a second circuit is disclosed. The first circuit may be configured to generate a plurality of packed items by extracting-and-packing a plurality of input data words based on a bit mask. The second circuit may be configured to (i) receive the packed items from the first circuit, (ii) sequentially buffer the packed items in a plurality of registers, at least one of the packed items crossing a boundary between a current one of the registers and a next one of the registers, and (iii) write the packed items in the current register to a memory in response to the current register becoming full.

摘要翻译： 公开了一种具有第一电路和第二电路的装置。 第一电路可以被配置为通过基于位掩码提取和打包多个输入数据字来生成多个打包项。 第二电路可以被配置为（i）从第一电路接收打包的项目，（ii）顺序地缓冲多个寄存器中的打包项目，至少一个打包项目穿过当前一个寄存器 和下一个寄存器，以及（iii）响应于当前寄存器变满而将当前寄存器中的打包项目写入存储器。

公开(公告)号：US20120023271A1

公开(公告)日：2012-01-26

申请号：US12839566

申请日：2010-07-20

申请人： Leonid Dubrovin ,  Alexander Rabinovitch

发明人： Leonid Dubrovin ,  Alexander Rabinovitch

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： An apparatus generally having a processor and a direct memory access controller is disclosed. The processor may be configured to increment a task counter to indicate that a new one of a plurality of tasks is scheduled. The direct memory access controller may be configured to (i) execute the new task to transfer data between a plurality of memory locations in response to the task counter being incremented and (ii) decrement the task counter in response to the executing of the new task.

摘要翻译： 公开了一种具有处理器和直接存储器存取控制器的装置。 处理器可以被配置为增加任务计数器以指示多个任务中的新任务被调度。 直接存储器访问控制器可以被配置为（i）响应于递增的任务计数器执行新任务以在多个存储器位置之间传送数据，并且（ii）响应于执行新任务而递减任务计数器 。

公开(公告)号：US08095700B2

公开(公告)日：2012-01-10

申请号：US12467228

申请日：2009-05-15

申请人： Nimrod Alexandron ,  Alexander Rabinovitch ,  Leonid Dubrovin

发明人： Nimrod Alexandron ,  Alexander Rabinovitch ,  Leonid Dubrovin

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A DMA controller and a method for statistical allocation of multichannel DMA bandwidth. In one embodiment, the DMA controller includes: (1) channel interfaces including respective counters and configured to provide request signals, priority signals and counter value signals representing current values of the counters at a given time and (2) a grant control unit coupled to the channel interfaces and configured to grant DMA access to one of the channel interfaces based on values of the priority signals and the counter value signals.

摘要翻译： DMA控制器和多通道DMA带宽的统计分配方法。 在一个实施例中，DMA控制器包括：（1）包括相应计数器的通道接口，并且被配置为在给定时间提供表示计数器的当前值的请求信号，优先级信号和计数器值信号，以及（2）耦合到 信道接口并且被配置为基于优先级信号和计数器值信号的值来授予对其中一个信道接口的DMA访问。

公开(公告)号：US20100228957A1

公开(公告)日：2010-09-09

申请号：US12399622

申请日：2009-03-06

申请人： Alexander Rabinovitch ,  Leonid Dubrovin

发明人： Alexander Rabinovitch ,  Leonid Dubrovin

IPC分类号： G06F9/38

CPC分类号： G06F9/3844 ,  G06F9/3806

摘要： Various embodiments of the present invention provide systems and methods for branch prediction. As an example, some embodiments of the present invention provides processor circuits that include a program address circuit, a branch target buffer, a branch prediction replacement circuit, and an execution pipeline. The branch target buffer includes a plurality of entries each associated with a respective change of flow instruction. Each entry includes an indication of an entry source and a next program address corresponding to the respective change of flow instruction. The branch prediction replacement circuit is operable to determine replacement priorities of the plurality of entries based at least in part on the entry source for each of the plurality of entries. The execution pipeline receives an executable instruction corresponding to one of the next program addresses.

摘要翻译： 本发明的各种实施例提供了用于分支预测的系统和方法。 作为示例，本发明的一些实施例提供了包括程序地址电路，分支目标缓冲器，分支预测替换电路和执行流水线的处理器电路。 分支目标缓冲器包括多个条目，每个条目与相应的流程指令改变相关联。 每个条目包括与流程指令的相应改变对应的入口源和下一个程序地址的指示。 分支预测替换电路可操作以至少部分地基于多个条目中的每一个的入口源来确定多个条目的替换优先级。 执行流水线接收与下一个程序地址之一相对应的可执行指令。