公开(公告)号：US5691661A

公开(公告)日：1997-11-25

申请号：US458775

申请日：1995-06-02

申请人： Tatsuya Fukuda ,  Shigeru Mori ,  Masanori Hayashikoshi ,  Seiji Sawada

发明人： Tatsuya Fukuda ,  Shigeru Mori ,  Masanori Hayashikoshi ,  Seiji Sawada

IPC分类号： G11C5/14 ,  G11C7/22 ,  G11C11/406 ,  H03K3/03 ,  H03K3/354 ,  H03L1/02 ,  G11C11/34

CPC分类号： G11C11/40626 ,  G11C11/406 ,  G11C5/147 ,  G11C7/22 ,  H03K3/0315

摘要： A pulse signal generating circuit includes a ring oscillator and an internal voltage generating circuit. The internal voltage generating circuit generates an internal voltage depending on an operation temperature. The internal voltage is low at a normal temperature, and is high at a high temperature. Each inverter in the ring oscillator is driven by the internal voltage supplied from the internal voltage generating circuit. Thereby, a period of a pulse signal increases at a normal temperature, and decreases at a high temperature.

摘要翻译： 脉冲信号发生电路包括环形振荡器和内部电压产生电路。 内部电压产生电路根据操作温度产生内部电压。 内部电压在正常温度下为低电平，在高温下为高电平。 环形振荡器中的每个反相器由内部电压产生电路提供的内部电压驱动。 因此，脉冲信号的周期在正常温度下增加，并且在高温下降低。

公开(公告)号：US5511029A

公开(公告)日：1996-04-23

申请号：US246582

申请日：1994-05-19

申请人： Seiji Sawada ,  Yasuhiro Konishi

发明人： Seiji Sawada ,  Yasuhiro Konishi

IPC分类号： G11C11/401 ,  G11C11/407 ,  G11C11/409 ,  G11C29/00 ,  G11C29/26 ,  G11C29/34 ,  G11C29/40 ,  G11C7/00

CPC分类号： G11C29/40 ,  G11C29/26

摘要： In order to reduce a test time for a synchronous type memory device, a compression circuit compresses a plurality of memory cell data which are inputted in a plurality of read registers provided for a data output terminal to 1-bit data. A bank selection circuit selects an output of the compression circuit of either a bank #A or a bank #B. A tristate inverter buffer passes the 1-bit compression data selected by the bank selection circuit in accordance with a test mode command signal. The data output terminal outputs compressed data of a plurality of bits of memory cells. Thus, it is possible to simultaneously determine pass/fail of a plurality of memory cells, thereby reducing the test time.

摘要翻译： 为了减少同步型存储器件的测试时间，压缩电路将输入到数据输出端子的多个读寄存器中输入的多个存储单元数据压缩为1位数据。 存储体选择电路选择存储体#A或存储体#B的压缩电路的输出。 三态反相缓冲器根据测试模式命令信号传递由存储体选择电路选择的1位压缩数据。 数据输出端输出多个位的存储单元的压缩数据。 因此，可以同时确定多个存储单元的通过/失败，从而减少测试时间。