公开(公告)号：US07471500B1

公开(公告)日：2008-12-30

申请号：US11166733

申请日：2005-06-23

申请人： Shuxian Chen ,  Jeffrey T. Watt

发明人： Shuxian Chen ,  Jeffrey T. Watt

IPC分类号： H01G4/228

CPC分类号： H01G4/228 ,  H01G4/33 ,  H01G4/38 ,  H01L23/5223 ,  H01L28/86 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

摘要： A multi-segment parallel wire capacitor includes substantially identical multiple capacitor segments fabricated on a semiconductor substrate. Each segment comprises at least first and second interleaved metal finger formed in a first metal layer above the substrate and third and fourth interleaved metal fingers formed in a second metal layer. The first and fourth sets are connected together to form one plate of the capacitor and the second and third sets are connected to form a second plate. The multiple capacitor segments are arranged in a matrix having M rows and N columns. The multiple capacitor segments are inter-connected in such a manner that the capacitor segments in each column of the matrix are connected in parallel. First and second metal lines selectively connect the plates of the different capacitor segments in the first and last rows and serve as the two opposite terminals of the multi-segment parallel wire capacitor.

摘要翻译： 多段并联线电容器包括在半导体衬底上制造的基本相同的多个电容器段。 每个段包括形成在衬底上方的第一金属层中的至少第一和第二交错金属指，以及形成在第二金属层中的第三和第四交错金属指。 第一组和第四组连接在一起以形成电容器的一个板，并且第二组和第三组连接以形成第二板。 多个电容器段被布置成具有M行和N列的矩阵。 多个电容器段以使得矩阵的每列中的电容器段并联连接的方式相互连接。 第一和第二金属线选择性地连接第一行和最后一行中的不同电容器段的板，并且用作多段并联线电容器的两个相对的端子。

公开(公告)号：US07276746B1

公开(公告)日：2007-10-02

申请号：US11169070

申请日：2005-06-27

申请人： Yanzhong Xu ,  Jeffrey T. Watt

发明人： Yanzhong Xu ,  Jeffrey T. Watt

IPC分类号： H01L29/80 ,  H01L31/112

CPC分类号： H01L29/93 ,  H01L27/0629 ,  H01L27/0811 ,  H01L29/94

摘要： Integrated circuit varactors and methods for varactor fabrication are provided. Varactors are formed on integrated circuits that contain complementary metal-oxide-semiconductor (CMOS) transistors. The same semiconductor fabrication process steps are used to form both the varactors and CMOS transistors, thereby eliminating potentially cost-prohibitive changes to manufacturing process flows. Varactor performance is enhanced by including a deep n-well structure. The deep n-well reduces sheet resistance in the semiconductor portion of the varactor and improves the varactor's quality factor. The deep n-well is formed from the same deep n-well layer that is used to form the CMOS transistors on the integrated circuit. The varactor has two active electrodes. The electrodes are spaced farther apart than specified by semiconductor fabrication design rules. The number of contact vias used in one of the electrodes is less than the maximum specified by the design rules.

摘要翻译： 提供集成电路变容二极管和变容二极管制造方法。 变容二极管形成在包含互补金属氧化物半导体（CMOS）晶体管的集成电路上。 使用相同的半导体制造工艺步骤来形成变容二极管和CMOS晶体管，从而消除了对制造工艺流程的潜在的成本高昂的变化。 通过包括深n阱结构来提高变容二极管的性能。 深n阱降低了变容二极管半导体部分的薄层电阻，提高了变容二极管的品质因数。 深n阱由用于在集成电路上形成CMOS晶体管的相同深n阱层形成。 变容二极管有两个有源电极。 电极间隔比半导体制造设计规则指定的间距更远。 在一个电极中使用的接触孔的数量小于设计规则规定的最大值。

公开(公告)号：US06881634B2

公开(公告)日：2005-04-19

申请号：US10232586

申请日：2002-08-30

申请人： Jeffrey T. Watt

发明人： Jeffrey T. Watt

IPC分类号： H01L29/786 ,  H01L21/336 ,  H01L21/8238

CPC分类号： H01L29/78609

摘要： In one embodiment, a buried-channel transistor is fabricated by masking a portion of an active region adjacent to a trench and implanting a dopant in an exposed portion of the active region to adjust a threshold voltage of the transistor. By masking a portion of the active region, the dopant is substantially prevented from getting in a region near an edge of the trench. Among other advantages, this results in reduced leakage current.

摘要翻译： 在一个实施例中，通过掩蔽与沟槽相邻的有源区的一部分并且在有源区的暴露部分中注入掺杂剂来调节晶体管的阈值电压来制造掩埋沟道晶体管。 通过掩蔽有源区的一部分，基本上防止了掺杂剂进入沟槽边缘附近的区域。 除了其他优点之外，这导致漏电流减小。

公开(公告)号：US06833330B1

公开(公告)日：2004-12-21

申请号：US10739674

申请日：2003-12-18

申请人： Jeffrey T. Watt ,  Kedar Patel

发明人： Jeffrey T. Watt ,  Kedar Patel

IPC分类号： H01L2131

CPC分类号： H01L21/823481 ,  H01L21/76235

摘要： A method of making a semiconductor structure includes sealing a gate layer by wet oxidation. The gate layer is on a substrate containing isolation regions. Semiconductor devices prepared from the semiconductor structure exhibits reduced inverse narrow width effects.

摘要翻译： 制造半导体结构的方法包括通过湿式氧化来密封栅极层。 栅层位于包含隔离区的衬底上。 从半导体结构制备的半导体器件显示出减小的反向窄宽度效应。

公开(公告)号：US06667224B1

公开(公告)日：2003-12-23

申请号：US09929829

申请日：2001-08-13

申请人： Jeffrey T. Watt ,  Kedar Patel

发明人： Jeffrey T. Watt ,  Kedar Patel

IPC分类号： H01L2176

CPC分类号： H01L21/823481 ,  H01L21/76235

摘要： A method of making a semiconductor structure includes sealing a gate layer by wet oxidation. The gate layer is on a substrate containing isolation regions. Semiconductor devices prepared from the semiconductor structure exhibits reduced inverse narrow width effects.

摘要翻译： 制造半导体结构的方法包括通过湿式氧化来密封栅极层。 栅层位于包含隔离区的衬底上。 从半导体结构制备的半导体器件显示出减小的反向窄宽度效应。

公开(公告)号：US5851887A

公开(公告)日：1998-12-22

申请号：US622916

申请日：1996-03-27

申请人： Roger F. Caldwell ,  Jeffrey T. Watt

发明人： Roger F. Caldwell ,  Jeffrey T. Watt

IPC分类号： H01L21/764 ,  H01L21/76

CPC分类号： H01L21/764 ,  Y10S438/947

摘要： A method for forming a gap in a silicon layer is described. A silicon layer is formed over a substrate. A nitride layer is formed over the silicon layer and an oxide layer is formed over the silicon layer, adjacent to the nitride layer. A portion of the oxide layer is then removed to form an exposed region of the silicon layer. Then an etchant is applied to the exposed region to form an gap of the silicon layer.

摘要翻译： 描述了在硅层中形成间隙的方法。 在衬底上形成硅层。 在硅层上形成氮化物层，并且在与氮化物层相邻的硅层上形成氧化物层。 然后去除氧化物层的一部分以形成硅层的暴露区域。 然后将蚀刻剂施加到暴露区域以形成硅层的间隙。