公开(公告)号：US20090300443A1

公开(公告)日：2009-12-03

申请号：US12379371

申请日：2009-02-19

申请人： Chikahiro Deguchi ,  Yutaka Sekino ,  Shogo Shibazaki ,  Shinkichi Gama ,  Takeshi Nagase ,  Hideyuki Negi

发明人： Chikahiro Deguchi ,  Yutaka Sekino ,  Shogo Shibazaki ,  Shinkichi Gama ,  Takeshi Nagase ,  Hideyuki Negi

IPC分类号： G06F11/22

CPC分类号： G11C29/20 ,  G11C29/56004 ,  G11C2029/3602

摘要： A test apparatus includes an up counter, a down counter, a selector that selects either an up counter output from the up counter or a down counter output from the down counter, an inversion circuit that inverts either the counter output selected by the selector or the counter output nonselected by the selector, and a comparison circuit that compares the counter output inverted by the inversion circuit and the other counter output.

摘要翻译： 测试装置包括一个向上计数器，一个递减计数器，一个选择器，其选择从递增计数器输出的上升计数器或从递减计数器输出的递减计数器;反相电路，反相由选择器选择的计数器输出或 由选择器选择的计数器输出，以及比较电路，其比较由反相电路反相的计数器输出和另一个计数器输出。

公开(公告)号：US08143901B2

公开(公告)日：2012-03-27

申请号：US12379371

申请日：2009-02-19

申请人： Chikahiro Deguchi ,  Yutaka Sekino ,  Shogo Shibazaki ,  Shinkichi Gama ,  Takeshi Nagase ,  Hideyuki Negi

发明人： Chikahiro Deguchi ,  Yutaka Sekino ,  Shogo Shibazaki ,  Shinkichi Gama ,  Takeshi Nagase ,  Hideyuki Negi

IPC分类号： G01R31/02

CPC分类号： G11C29/20 ,  G11C29/56004 ,  G11C2029/3602

摘要： A test apparatus includes an up counter, a down counter, a selector that selects either an up counter output from the up counter or a down counter output from the down counter, an inversion circuit that inverts either the counter output selected by the selector or the counter output nonselected by the selector, and a comparison circuit that compares the counter output inverted by the inversion circuit and the other counter output.

摘要翻译： 测试装置包括一个向上计数器，一个递减计数器，一个选择器，其选择从递增计数器输出的上升计数器或从递减计数器输出的递减计数器;反相电路，反相由选择器选择的计数器输出或 由选择器选择的计数器输出，以及比较电路，其比较由反相电路反相的计数器输出和另一个计数器输出。

公开(公告)号：US20090296505A1

公开(公告)日：2009-12-03

申请号：US12382485

申请日：2009-03-17

申请人： Shogo Shibazaki ,  Shinkichi Gama ,  Hideyuki Negi ,  Takeshi Nagase ,  Chikahiro Deguchi ,  Yutaka Sekino

发明人： Shogo Shibazaki ,  Shinkichi Gama ,  Hideyuki Negi ,  Takeshi Nagase ,  Chikahiro Deguchi ,  Yutaka Sekino

IPC分类号： G11C29/00

CPC分类号： G11C29/20 ,  G11C2029/3602

摘要： A memory test is performed by sequentially generating a number of n-bit addresses, whose first to k-th bits (1≦k≦n) are all set to one of two values, 0 or 1, and whose (k+1)th to n-th bits are all set to the other one of the two values, for all k's which range from 1 to n; writing first test data to each of the generated addresses in the memory; reading second test data from each of the addresses in the memory; and comparing the first test data with the second test data.

摘要翻译： 通过顺序地生成多个n位地址来执行存储器测试，其中第一至第k位（1 <= k <= n）都被设置为两个值0或1之一，并且其（k + 对于从1到n的所有k，所有1到第n位都被设置为两个值中的另一个值; 将第一测试数据写入存储器中的每个生成的地址; 从存储器中的每个地址读取第二测试数据; 以及将所述第一测试数据与所述第二测试数据进行比较。

公开(公告)号：US08503259B2

公开(公告)日：2013-08-06

申请号：US12382485

申请日：2009-03-17

申请人： Shogo Shibazaki ,  Shinkichi Gama ,  Hideyuki Negi ,  Takeshi Nagase ,  Chikahiro Deguchi ,  Yutaka Sekino

发明人： Shogo Shibazaki ,  Shinkichi Gama ,  Hideyuki Negi ,  Takeshi Nagase ,  Chikahiro Deguchi ,  Yutaka Sekino

IPC分类号： G11C29/00

CPC分类号： G11C29/20 ,  G11C2029/3602

摘要： A memory test is performed by sequentially generating a number of n-bit addresses, whose first to k-th bits (1≦k≦n) are all set to one of two values, 0 or 1, and whose (k+1)th to n-th bits are all set to the other one of the two values, for all k's which range from 1 to n; writing first test data to each of the generated addresses in the memory; reading second test data from each of the addresses in the memory; and comparing the first test data with the second test data.

摘要翻译： 通过顺序地生成多个n位地址来执行存储器测试，其中第一到第k位（1 @ k @ n）都被设置为两个值0或1中的一个，并且其（k + 1） 对于从1到n的所有k，所有第th到第n位都被设置为两个值中的另一个值; 将第一测试数据写入存储器中的每个生成的地址; 从存储器中的每个地址读取第二测试数据; 以及将所述第一测试数据与所述第二测试数据进行比较。