公开(公告)号：US07146284B2

公开(公告)日：2006-12-05

申请号：US10704288

申请日：2003-11-07

申请人： Jesse Jonghyuk Ko ,  Shaun Lytollis

发明人： Jesse Jonghyuk Ko ,  Shaun Lytollis

IPC分类号： G06F19/00

CPC分类号： G01R31/31716

摘要： System and method are implemented to allow phase lock loop (PLL) status testing during a Serializer/Deserializer (SERDES) internal loopback built-in self-test (BIST). An existing pseudo random binary sequence (PRBS) data generator is modified to include a mode that produces a data pattern having a frequency content low enough to be verified on the tester used at the probe.

摘要翻译： 实现系统和方法，以便在串行器/解串器（SERDES）内部回送内置自检（BIST）期间允许锁相环（PLL）状态测试。 现有的伪随机二进制序列（PRBS）数据生成器被修改为包括产生具有足够低的频率内容的数据模式的模式，以便在探测器使用的测试仪上进行验证。