公开(公告)号：US20120163113A1

公开(公告)日：2012-06-28

申请号：US13242990

申请日：2011-09-23

申请人： Hiroshi Hatano ,  Takashi Nishikawa ,  Masahiko Toichi

发明人： Hiroshi Hatano ,  Takashi Nishikawa ,  Masahiko Toichi

IPC分类号： G11C8/00

CPC分类号： G06F9/3455 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/345

摘要： A memory controller includes: a first generating unit that generates a read-address to read a data element sequence having a plurality of data elements from a bank of a memory; a second generating unit that generates a position signal indicating a position of a data element to be selected from the data element sequence, and an order signal indicating a storing order for storing the data element to be selected into a register; and a selector unit that selects, according to the position signal, the data element to be selected from the data element sequence read out from each of the plurality of the banks, and stores the selected data element in the storing order indicated by the order signal into the register, wherein the data element stored in the register is processed in the storing order by a vector processor.

摘要翻译： 存储器控制器包括：第一生成单元，其生成读取地址以从存储器的存储体读取具有多个数据元素的数据元素序列; 第二生成单元，生成指示要从数据元素序列中选择的数据元素的位置的位置信号，以及指示用于将要选择的数据元素存储到寄存器中的存储顺序的顺序信号; 以及选择器单元，其根据所述位置信号从从所述多个存储体中的每一个读出的数据元素序列中选择要选择的数据元素，并将所选择的数据元素存储在由所述订单信号指示的存储顺序中 进入寄存器，其中通过矢量处理器以存储顺序处理存储在寄存器中的数据元素。

公开(公告)号：US08422330B2

公开(公告)日：2013-04-16

申请号：US13242990

申请日：2011-09-23

申请人： Hiroshi Hatano ,  Takashi Nishikawa ,  Masahiko Toichi

发明人： Hiroshi Hatano ,  Takashi Nishikawa ,  Masahiko Toichi

IPC分类号： G11C8/08

CPC分类号： G06F9/3455 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/345

摘要： A memory controller includes: a first generating unit that generates a read-address to read a data element sequence having a plurality of data elements from a bank of a memory; a second generating unit that generates a position signal indicating a position of a data element to be selected from the data element sequence, and an order signal indicating a storing order for storing the data element to be selected into a register; and a selector unit that selects, according to the position signal, the data element to be selected from the data element sequence read out from each of the plurality of the banks, and stores the selected data element in the storing order indicated by the order signal into the register, wherein the data element stored in the register is processed in the storing order by a vector processor.

摘要翻译： 存储器控制器包括：第一生成单元，其生成读取地址以从存储器的存储体读取具有多个数据元素的数据元素序列; 第二生成单元，生成指示要从数据元素序列中选择的数据元素的位置的位置信号，以及指示用于将要选择的数据元素存储到寄存器中的存储顺序的顺序信号; 以及选择器单元，其根据所述位置信号从从所述多个存储体中的每一个读出的数据元素序列中选择要选择的数据元素，并将所选择的数据元素存储在由所述订单信号指示的存储顺序中 进入寄存器，其中通过矢量处理器以存储顺序处理存储在寄存器中的数据元素。

公开(公告)号：US20070271080A1

公开(公告)日：2007-11-22

申请号：US11593156

申请日：2006-11-06

申请人： Masato Tatsuoka ,  Susumu Kashiwagi ,  Masahiko Toichi ,  Kazumasa Nakamura ,  Masayuki Tsuji ,  Takuya Hirata ,  Atsushi Ike

发明人： Masato Tatsuoka ,  Susumu Kashiwagi ,  Masahiko Toichi ,  Kazumasa Nakamura ,  Masayuki Tsuji ,  Takuya Hirata ,  Atsushi Ike

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F2217/86

摘要： A computer is made to execute the procedures of separating a hardware side from a software side within a reference source, and generating a merge model comprising a firmware interface for the software side to call the hardware side and comprising a hardware interface enabling an access to a mathematical function or a variable on the hardware side in response to a call from the firmware interface; and generating a system-on-chip (SoC) model comprising a CPU model for implementing a firmware interface with the software side, a hardware model for implementing the hardware side and a hardware interface connecting the CPU model to the hardware model.

摘要翻译： 制造计算机来执行从参考源中的软件侧分离硬件侧的过程，并且生成包括用于软件侧的固件接口来调用硬件侧的合并模型，并且包括能够访问 响应于来自固件接口的呼叫，硬件侧的数学函数或变量; 并且生成包括用于实现与软件侧的固件接口的CPU模型的硬件系统芯片（SoC）模型，用于实现硬件侧的硬件模型和将CPU模型连接到硬件模型的硬件接口。