公开(公告)号：US07640124B2

公开(公告)日：2009-12-29

申请号：US11717769

申请日：2007-03-14

申请人： Hideaki Konishi ,  Ryuji Shimizu ,  Masayasu Hojo ,  Haruhiko Abe ,  Satoshi Masuda ,  Naofumi Kobayashi

发明人： Hideaki Konishi ,  Ryuji Shimizu ,  Masayasu Hojo ,  Haruhiko Abe ,  Satoshi Masuda ,  Naofumi Kobayashi

IPC分类号： G01R29/02

CPC分类号： G01R31/31858 ,  G01R31/318552 ,  G01R31/318594

摘要： In a delay failure test circuit, a delay failure test between two clock domains among a plurality of clock domains having different operation clock rates is performed. The delay failure test circuit inputs, to a first clock domain, a clock signal having only a launch edge for transferring data from the first clock domain to a second clock domain, and to input, to the second clock domain, a clock signal having only a capture edge for capturing the data.

摘要翻译： 在延迟故障测试电路中，执行具有不同操作时钟速率的多个时钟域中的两个时钟域之间的延迟失败测试。 延迟故障测试电路向第一时钟域输入仅具有用于将数据从第一时钟域传送到第二时钟域的发射边缘的时钟信号，并将仅具有唯一的时钟信号输入到第二时钟域 用于捕获数据的捕获边。

公开(公告)号：US20070288184A1

公开(公告)日：2007-12-13

申请号：US11717769

申请日：2007-03-14

申请人： Hideaki Konishi ,  Ryuji Shimizu ,  Masayasu Hojo ,  Haruhiko Abe ,  Satoshi Masuda ,  Naofumi Kobayashi

发明人： Hideaki Konishi ,  Ryuji Shimizu ,  Masayasu Hojo ,  Haruhiko Abe ,  Satoshi Masuda ,  Naofumi Kobayashi

IPC分类号： G01R29/02

CPC分类号： G01R31/31858 ,  G01R31/318552 ,  G01R31/318594

摘要： In a delay failure test circuit, a delay failure test between two clock domains among a plurality of clock domains having different operation clock rates is performed. The delay failure test circuit inputs, to a first clock domain, a clock signal having only a launch edge for transferring data from the first clock domain to a second clock domain, and to input, to the second clock domain, a clock signal having only a capture edge for capturing the data.

摘要翻译： 在延迟故障测试电路中，执行具有不同操作时钟速率的多个时钟域中的两个时钟域之间的延迟失败测试。 延迟故障测试电路向第一时钟域输入仅具有用于将数据从第一时钟域传送到第二时钟域的发射边缘的时钟信号，并将仅具有唯一的时钟信号输入到第二时钟域 用于捕获数据的捕获边。