公开(公告)号：US06954914B2

公开(公告)日：2005-10-11

申请号：US10395436

申请日：2003-03-24

申请人： Shyam Sundar ,  Aveek Sarkar ,  Peter F. Lai ,  Rambabu Pyapali ,  Teong Ming Cheah

发明人： Shyam Sundar ,  Aveek Sarkar ,  Peter F. Lai ,  Rambabu Pyapali ,  Teong Ming Cheah

IPC分类号： G06F9/45 ,  G06F17/50

CPC分类号： G06F17/5036

摘要： The present application describes various embodiments of a method and an apparatus for determining electromigration risks for signal nets in integrated circuits. A model for each one of the global nets connecting various circuit blocks in an integrated circuit is created using circuit blocks' timing model and detailed standard parasitic format representation (DSPF) of each global net. The final layout of the integrated circuit is not necessary to determine the electromigration risks. The models can be generated during the early stages of the design cycle once the DSPF of the global nets is available.

摘要翻译： 本申请描述了用于确定集成电路中的信号网的电迁移风险的方法和装置的各种实施例。 使用电路块的定时模型和每个全局网络的详细标准寄生格式表示（DSPF），创建连接集成电路中的各种电路块的每个全球网络的模型。 集成电路的最终布局不需要确定电迁移风险。 一旦全球网络的DSPF可用，这些模型可以在设计周期的早期阶段生成。