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    Generic DMA IP core interface for FPGA platform design
    1.
    发明授权
    Generic DMA IP core interface for FPGA platform design 有权
    通用DMA IP核接口，用于FPGA平台设计

    公开(公告)号：US07536669B1

    公开(公告)日：2009-05-19

    申请号：US11513565

    申请日：2006-08-30

    申请人： James Bryan Anderson

    发明人： James Bryan Anderson

    IPC分类号： G06F17/50 ,  G03F13/36

    CPC分类号： G06F17/5054

    摘要： A Direct Memory Access (DMA) system is provided for simplified communication between a processor and IP cores in an FPGA. The DMA system includes use of dual-port BRAM as a buffer and a decoder as a DMA control signal identification mechanism. The DMA control signals are stored in an area of the BRAM memory recognized by the decoder using chip enable (CE), write enable (WE), and address (ADR) signals. The decoder, upon recognizing a DMA control signal, will generate an event vector. The event vector triggers a READ operation by the receiving device at the associated BRAM control data memory address. DMA control codes can be detected as sent from either the processor or the IP core or both, depending upon whether the system employs a MASTER/SLAVE, SLAVE/MASTER, or PEER/PEER control model.

    摘要翻译： 提供直接存储器访问（DMA）系统，用于简化FPGA中处理器和IP内核之间的通信。 DMA系统包括使用双端口BRAM作为缓冲器和解码器作为DMA控制信号识别机制。 DMA控制信号被存储在使用芯片使能（CE），写使能（WE）和地址（ADR）信号的由解码器识别的BRAM存储器的区域中。 解码器在识别DMA控制信号时将产生事件向量。 事件向量在相关联的BRAM控制数据存储器地址触发接收设备的READ操作。 可以根据系统是使用MASTER / SLAVE，SLAVE / MASTER或PEER / PEER控制模型，从处理器或IP内核或两者都发送DMA控制代码。

    Direct memory access-based multi-processor array
    2.
    发明授权
    Direct memory access-based multi-processor array 有权
    基于直接内存访问的多处理器阵列

    公开(公告)号：US07831801B1

    公开(公告)日：2010-11-09

    申请号：US11513575

    申请日：2006-08-30

    申请人： James Bryan Anderson

    发明人： James Bryan Anderson

    IPC分类号： G06F15/76

    CPC分类号： G06F13/28

    摘要： A direct memory access (“DMA”)-based multi-processor array architecture that may be implemented in a single integrated circuit is described. The integrated circuit includes a plurality of processing units. A first processing unit and a second processing unit of the plurality of processing units are topologically coupled via a first DMA block. The first DMA block includes a first dual-ported random access memory and a first decoder. A multiple-processor array is provided by topologically coupling the first processing unit and the second processing unit via the first direct memory access block.

    摘要翻译： 描述了可以在单个集成电路中实现的基于直接存储器访问（“DMA”）的多处理器阵列体系结构。 集成电路包括多个处理单元。 多个处理单元中的第一处理单元和第二处理单元经由第一DMA块进行拓扑耦合。 第一DMA块包括第一双端口随机存取存储器和第一解码器。 通过经由第一直接存储器访问块拓扑地耦合第一处理单元和第二处理单元来提供多处理器阵列。