公开(公告)号：US08620638B1

公开(公告)日：2013-12-31

申请号：US12335025

申请日：2008-12-15

申请人： Chi Bun Chan ,  Jingzhao Ou ,  Shay Ping Seng ,  Nabeel Shirazi

发明人： Chi Bun Chan ,  Jingzhao Ou ,  Shay Ping Seng ,  Nabeel Shirazi

IPC分类号： G06F17/50 ,  G06G7/62

CPC分类号： G06F17/5022

摘要： A method of performing a simulation of a design under test is disclosed. The method comprises implementing an input block having an adjustable output width; coupling test data to the input block; generating an input signal comprising the test data for the design under test according to an input requirement for the design under test by way of the input block; implementing an output block having an adjustable input width for receiving data from an output of the design under test; and coupling the output of the design under test to the output block according to an output requirement of the design under test. A circuit for enabling testing of a circuit design implemented in an integrated circuit is also disclosed.

摘要翻译： 公开了一种对被测设计进行仿真的方法。 该方法包括实现具有可调输出宽度的输入块; 将测试数据耦合到输入块; 根据输入块的被测设计的输入要求，生成包含被测设计的测试数据的输入信号; 实现具有可调输入宽度的输出块，用于从被测设计的输出接收数据; 并根据被测设计的输出要求将被测设计的输出耦合到输出块。 还公开了一种能够测试在集成电路中实现的电路设计的电路。

公开(公告)号：US07930162B1

公开(公告)日：2011-04-19

申请号：US12115340

申请日：2008-05-05

申请人： Chi Bun Chan ,  Shay Ping Seng ,  Jingzhao Ou

发明人： Chi Bun Chan ,  Shay Ping Seng ,  Jingzhao Ou

IPC分类号： G06F17/50

CPC分类号： G06F17/5027

摘要： An integrated circuit configured for hardware co-simulation can include a command processor, a replay buffer storing a command template, wherein the command template specifies an incomplete command, and a command first-in-first out (FIFO) memory storing complementary data for completion of the command template. The integrated circuit further can include a multiplexer coupled to the command processor, the replay buffer, and the command FIFO. The multiplexer, under control of the command processor, can selectively provide data from the replay buffer or the command FIFO to the command processor. The command processor, responsive to a replay command read during a hardware co-simulation session, can enter a replay mode, obtain the command template from the replay buffer, obtain the complementary data from the FIFO memory according to a symbol read from the command template, and form a complete command by joining the command template with the complementary data.

摘要翻译： 配置用于硬件协同仿真的集成电路可以包括命令处理器，存储命令模板的重放缓冲器，其中命令模板指定不完整​​的命令，以及存储用于完成的补充数据的先进先出（FIFO）存储器 的命令模板。 集成电路还可以包括耦合到命令处理器，重播缓冲器和命令FIFO的多路复用器。 在命令处理器的控制下，多路复用器可以选择性地将数据从重播缓冲器或命令FIFO提供给命令处理器。 命令处理器响应于在硬件协同仿真会话期间读取的重放命令，可以进入重放模式，从重播缓冲器获取命令模板，根据从命令模板读取的符号从FIFO存储器获取补充数据 ，并通过将命令模板与补充数据相加形成完整的命令。

公开(公告)号：US08265917B1

公开(公告)日：2012-09-11

申请号：US12036895

申请日：2008-02-25

申请人： Jingzhao Ou ,  Shay Ping Seng

发明人： Jingzhao Ou ,  Shay Ping Seng

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5022 ,  G06F17/5054

摘要： A high-level integrated circuit (“IC”) modeling system (400) includes a first co-simulator (418) modeling a first portion of an IC system and a second co-simulator (419) modeling a second portion of the IC system, each co-simulator operating according to initial simulation operating conditions (426). A co-simulation synchronization interface (424) is configured to automatically change at least one of the initial simulation operating conditions to a triggered operating condition (428) in response to a user-selected triggering signal.

摘要翻译： 高级集成电路（“IC”）建模系统（400）包括对IC系统的第一部分建模的第一协同仿真器（418）和对IC系统的第二部分建模的第二协同仿真器（419） ，每个共模拟器根据初始模拟操作条件进行操作（426）。 协同仿真同步接口（424）被配置为响应于用户选择的触发信号自动地将初始模拟操作条件中的至少一个改变到触发的操作条件（428）。

公开(公告)号：US08229725B1

公开(公告)日：2012-07-24

申请号：US12240874

申请日：2008-09-29

申请人： Jingzhao Ou ,  Chi Bun Chan ,  Shay Ping Seng

发明人： Jingzhao Ou ,  Chi Bun Chan ,  Shay Ping Seng

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5031 ,  G06F17/5059 ,  G06F2217/62 ,  G06F2217/84

摘要： Method and apparatus for modeling processor-based circuit models are described. Some examples relate to designing a circuit model having a processor system and custom logic. A bus adapter coupled to a bus of the processor system is generated. A shared memory interface between the custom logic and the bus adapter is generated. The shared memory interface includes a memory map for the processor system. A clock wrapper having a first clock input and a second clock input is generated. The first clock input drives the custom logic and first shared memory of the shared memory interface. The second clock input drives the processor system.

摘要翻译： 描述了基于处理器的电路模型的方法和装置。 一些示例涉及设计具有处理器系统和定制逻辑的电路模型。 产生耦合到处理器系统的总线的总线适配器。 生成自定义逻辑和总线适配器之间的共享存储器接口。 共享存储器接口包括用于处理器系统的存储器映射。 产生具有第一时钟输入和第二时钟输入的时钟包装器。 第一个时钟输入驱动共享内存接口的自定义逻辑和第一个共享内存。 第二个时钟输入驱动处理器系统。

公开(公告)号：US08352229B1

公开(公告)日：2013-01-08

申请号：US12359409

申请日：2009-01-26

申请人： Haibing Ma ,  Chi Bun Chan ,  Jingzhao Ou

发明人： Haibing Ma ,  Chi Bun Chan ,  Jingzhao Ou

IPC分类号： G06F17/50

CPC分类号： G06F17/5027 ,  G06F9/4552

摘要： A computer-implemented method of creating a simulation engine for simulating a circuit design can include receiving a source code contribution from a high level modeling system and receiving a simulation model specified in an interpretive language that specifies the circuit design. The source code contribution can be compiled together with the simulation model using a Just-In-Time compiler. A simulation engine, specified in native machine code, can be output as a single, integrated software component formed from the source code contribution and the simulation model.

摘要翻译： 用于创建用于模拟电路设计的模拟引擎的计算机实现的方法可以包括从高级建模系统接收源代码贡献，并且接收指定电路设计的解释语言中指定的仿真模型。 可以使用即时编译器将源代码贡献与仿真模型一起编译。 以本机代码指定的模拟引擎可以作为由源代码贡献和仿真模型组成的单一的集成软件组件输出。

公开(公告)号：US08332786B1

公开(公告)日：2012-12-11

申请号：US12697881

申请日：2010-02-01

申请人： Chi Bun Chan ,  Jingzhao Ou

发明人： Chi Bun Chan ,  Jingzhao Ou

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： Within a high level modeling system (HLMS) comprising a processor and a memory, a method can include executing a system template comprising a plurality of modules of an electronic system, wherein each module represents a hardware component of the electronic system and is specified in the form of an extendable, higher order function, and extending, during runtime, a first module of the plurality of modules with a first extension by binding, via the processor, the first extension to the first module. The plurality of modules comprising the first extension to the first module can be stored within the memory.

摘要翻译： 在包括处理器和存储器的高级建模系统（HLMS）中，方法可以包括执行包括电子系统的多个模块的系统模板，其中每个模块表示电子系统的硬件组件，并且在 形式的可扩展，高阶功能，并且在运行时间期间通过经由处理器将第一扩展装置绑定到第一模块，借助于第一扩展来延伸多个模块中的第一模块。 包括到第一模块的第一扩展的多个模块可以存储在存储器内。

公开(公告)号：US08145466B1

公开(公告)日：2012-03-27

申请号：US12469897

申请日：2009-05-21

申请人： Chi Bun Chan ,  Jingzhao Ou ,  Haibing Ma ,  Shay P. Seng

发明人： Chi Bun Chan ,  Jingzhao Ou ,  Haibing Ma ,  Shay P. Seng

IPC分类号： G06F17/50

CPC分类号： G06F17/5022 ,  G06F2217/86

摘要： Approaches for preparing simulation models of an electronic circuit are disclosed. The design is partitioned into first and second clusters. The design includes a source module in the first cluster connected to a destination module in the second cluster. The first cluster is compiled into a first model for a software-based co-simulation platform for simulating behavior of the source module using the first model. The first cluster and the second cluster of the design are compiled into a second model for a hardware-based co-simulation platform that includes a programmable logic circuit configurable for emulating behavior of the design using the second model. An interconnection block is generated and stored in the second model. The interconnection block is switchable between coupling of the destination module in the second model to the source module of the first model or to a source module of the second model.

摘要翻译： 公开了制备电子电路仿真模型的方法。 设计分为第一和第二集群。 该设计包括在第一集群中连接到第二集群中的目标模块的源模块。 第一个集群被编译成基于软件的协同仿真平台的第一个模型，用于使用第一个模型模拟源模块的行为。 该设计的第一个集群和第二个集群被编译成一个基于硬件的协同仿真平台的第二个模型，该平台包括一个可编程逻辑电路，可配置为使用第二个模型模拟设计的行为。 生成互连块并将其存储在第二模型中。 互连块可在第二模型中的目的地模块与第一模型的源模块耦合到第二模型的源模块之间切换。

公开(公告)号：US08041855B1

公开(公告)日：2011-10-18

申请号：US12360764

申请日：2009-01-27

申请人： Jingzhao Ou ,  Chi Bun Chan

发明人： Jingzhao Ou ,  Chi Bun Chan

IPC分类号： G06F3/00 ,  G06F13/28 ,  G06F13/00 ,  G06F13/36

CPC分类号： G06F13/28

摘要： A system for communicating with a processor within an integrated circuit can include a dual-bus adapter (115) coupled to the processor (105) through a first communication channel (110) and a second communication channel (120). The dual-bus adapter further can be coupled to a memory map interface (135) through which at least one peripheral device communicates with the processor. Single word operations can be exchanged between the processor and the dual-bus adapter through the first communication channel. Burst transfer operations can be performed by exchanging signaling information between the processor and the dual-bus adapter over the first communication channel and exchanging data words between the processor and the dual-bus adapter through the second communication channel.

摘要翻译： 用于与集成电路内的处理器通信的系统可以包括通过第一通信信道（110）和第二通信信道（120）耦合到处理器（105）的双总线适配器（115）。 双总线适配器还可以耦合到存储器映射接口（135），至少一个外围设备通过该存储器映射接口与处理器进行通信。 可以通过第一通信信道在处理器和双总线适配器之间交换单字操作。 可以通过在第一通信信道上通过在处理器和双总线适配器之间交换信令信息并通过第二通信信道在处理器和双总线适配器之间交换数据字来执行突发传送操作。

公开(公告)号：US08626481B1

公开(公告)日：2014-01-07

申请号：US12756775

申请日：2010-04-08

申请人： Arvind Sundararajan ,  Jingzhao Ou

发明人： Arvind Sundararajan ,  Jingzhao Ou

IPC分类号： G06F17/50

CPC分类号： G06F17/5022

摘要： Approaches for simulating a circuit design. A block diagram of the circuit design is displayed. Each block has at least one input and at least one output, and at least one of the input or output of each block is connected to another block. Simulation data are input to a simulation model of the circuit design. During simulation of each of a plurality of the sub-circuits with the simulation model, an output data value is determined from one or more input data values to the simulated sub-circuit. Concurrent with determining the output data value, an output tag value corresponding to the output data value is determined. Concurrent with output of the output data value from the simulated sub-circuit, each output tag value is displayed proximate an output signal line from the block corresponding to the sub-circuit.

摘要翻译： 模拟电路设计的方法。 显示电路设计的框图。 每个块具有至少一个输入和至少一个输出，并且每个块的输入或输出中的至少一个连接到另一个块。 仿真数据输入到电路设计的仿真模型。 在利用仿真模型对多个子电路中的每一个进行仿真期间，从模拟子电路的一个或多个输入数据值确定输出数据值。 同时确定输出数据值，确定与输出数据值对应的输出标签值。 与来自仿真子电路的输出数据值的输出同时，每个输出标签值被显示在与子电路对应的块的输出信号线附近。

公开(公告)号：US08248869B1

公开(公告)日：2012-08-21

申请号：US12581099

申请日：2009-10-16

申请人： Chi Bun Chan ,  Jingzhao Ou

发明人： Chi Bun Chan ,  Jingzhao Ou

IPC分类号： G11C7/00

CPC分类号： G06F12/0646 ,  G11C7/1009 ,  G11C7/1012 ,  G11C2029/1806 ,  G11C2029/5602

摘要： A configurable memory map interface coupled to a circuit element having input/output ports is disclosed. The configurable memory map interface comprises an input coupled to receive an address enabling reading from or writing to the circuit element; a memory storing enable signal parameters, the enable signal parameters controlling timing of enable signals for the reading from or the writing to the circuit element; and an enable signal generator generating the enable signals enabling the reading from or the writing to the circuit element based upon the enable signal parameters stored in the memory. A method of implementing a configurable memory map interface is also disclosed.

摘要翻译： 公开了一种耦合到具有输入/输出端口的电路元件的可配置存储器映射接口。 可配置存储器映射接口包括耦合以接收能够读取或写入电路元件的地址的输入; 存储器使能信号参数的存储器，所述使能信号参数控制用于从所述电路元件读取或写入所述电路元件的使能信号的定时; 以及使能信号发生器，其基于存储在存储器中的使能信号参数，产生使能信号，使得能够读取或写入电路元件。 还公开了一种实现可配置存储器映射接口的方法。