公开(公告)号：US5828827A

公开(公告)日：1998-10-27

申请号：US810273

申请日：1997-03-03

申请人： Michael A. Mateja ,  Tulley M. Peters ,  Donald L. Tietjen

发明人： Michael A. Mateja ,  Tulley M. Peters ,  Donald L. Tietjen

IPC分类号： G01R31/3185 ,  G06F11/27

CPC分类号： G01R31/318541

摘要： Circuitry is implemented within an integrated circuit ("chip") (101) which is an IEEE 1149.1 compliant device capable of performing JTAG testing (104), such as an EXTEST or CLAMP testing procedure. Upon exiting of either of these procedures, the input/output pins (210) of the chip are placed in a known state, which may be a high impedance state.

摘要翻译： 电路在集成电路（“芯片”）（101）中实现，该集成电路是能够执行JTAG测试（104）的IEEE 1149.1兼容设备，例如EXTEST或CLAMP测试程序。 在退出这些过程中的任何一个时，芯片的输入/输出引脚（210）被置于已知状态，其可以是高阻抗状态。

公开(公告)号：US4679194A

公开(公告)日：1987-07-07

申请号：US656564

申请日：1984-10-01

申请人： Tulley M. Peters ,  William C. Bruce, Jr.

发明人： Tulley M. Peters ,  William C. Bruce, Jr.

IPC分类号： G06F9/30 ,  G06F11/08 ,  G06F11/14 ,  G06F11/267 ,  G06F11/00

CPC分类号： G06F11/2236 ,  G06F11/14 ,  G06F9/30043 ,  G06F11/08

摘要： In a data processor having an instruction which requires the loading of the contents of two (2) successive locations in the address space during respective bus cycles, test circuitry is provided to selectively force the processor to twice load the contents of the same location upon execution of the instruction. Using this special load double test instruction, the processor is able to detect more precisely when the contents of the memory location changes in value as a result of the activity of other circuitry.

摘要翻译： 在具有在各个总线周期期间需要在地址空间中加载两（2）个连续位置的内容的指令的数据处理器中，提供测试电路以选择性地强制处理器在执行时对相同位置的内容进行两次加载 的指示。 使用这种特殊的负载双重测试指令，处理器能够更精确地检测由于其他电路的活动而导致存储器位置的内容变化的值。