公开(公告)号：US07249202B2

公开(公告)日：2007-07-24

申请号：US10899196

申请日：2004-07-26

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  Mark Longley

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  Mark Longley

IPC分类号： G06F13/28 ,  G06F3/00

CPC分类号： G06F7/49921 ,  G06F7/49994 ,  G06F7/505 ,  G06F7/523 ,  G06F7/5443 ,  G06F9/3001 ,  G06F9/30036 ,  G06F2207/382 ,  G06F2207/3828

摘要： A method and system for DMA transfer of data in scatter/gather mode. A table of buffer descriptors may be used to determine the next buffer to be used when a current buffer storing data that has been transferred or will be transferred and may be used in automatic buffer switching, which does not require processor intervention. Entries in the table of buffer descriptors are entered programmatically. The method and system also provide for hardware writing to table of packet descriptors which describes location and size of incoming data and can indicate whether a packet of data straddles two or more buffers, thus decoupling packet sizes from buffer sizes.

摘要翻译： 用于以分散/收集模式DMA传输数据的方法和系统。 可以使用缓冲器描述符表来确定当存储已被传送或将被传送的数据的当前缓冲器时使用的下一个缓冲器，并且可以用于不需要处理器干预的自动缓冲器切换。 缓冲区描述符表中的条目以编程方式输入。 该方法和系统还提供对描述入站数据的位置和大小的分组描述符的表的硬件写入，并且可以指示数据包是否跨越两个或更多个缓冲器，从而将分组大小与缓冲器大小分离。

公开(公告)号：US08681526B2

公开(公告)日：2014-03-25

申请号：US12167064

申请日：2008-07-02

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  Mark Longley

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  Mark Longley

IPC分类号： G11C19/00

CPC分类号： G06F5/06 ,  G06F2205/062 ,  G06F2205/063

摘要： A size and retry programmable multi-synchronous FIFO. In one embodiment, a multi-synchronous FIFO memory generally comprises a selectable number of addressable memory locations for storing information; read control means synchronized by a read clock for controlling pop transactions configured to read from one or more of the selected number of addressable memory locations; write control means synchronized by a write clock asynchronous to the read clock for controlling push transactions to write to one or more of the selected number of addressable memory locations; and selectable transaction retry control means configured to cause read control means to repeat selected pop transactions and/or cause write control means to repeat selected push transactions. In another embodiment a method of retrying a transaction in a multi-synchronous FIFO having a selectable number of addressable memory locations generally comprises the steps of receiving a transaction request; storing the starting address of the transaction register in a start register; executing the transaction; incrementing the starting address in the transaction register after comparing the incremented address to the selected number of addressable memory locations; receiving a retry request; and retrying the transaction.

摘要翻译： 大小和重试可编程多同步FIFO。 在一个实施例中，多同步FIFO存储器通常包括用于存储信息的可选择数量的可寻址存储器位置; 读控制装置由读时钟同步，用于控制被配置为从所选数量的可寻址存储器位置中的一个或多个读取的弹出事件; 写控制装置通过与读时钟异步的写时钟同步，用于控制推动事务以写入所选数量的可寻址存储器位置中的一个或多个; 以及可选择的事务重试控制装置，被配置为使读取控制装置重复所选择的弹出事务和/或使写入控制装置重复所选择的推送事务。 在另一个实施例中，重复具有可选数量的可寻址存储器位置的多同步FIFO中的事务的方法通常包括以下步骤：接收事务请求; 将事务寄存器的起始地址存储在起始寄存器中; 执行交易; 将增加的地址与选定数量的可寻址存储器位置进行比较后，增加事务寄存器中的起始地址; 接收重试请求; 并重试交易。

公开(公告)号：US20100005250A1

公开(公告)日：2010-01-07

申请号：US12167064

申请日：2008-07-02

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  Mark Longley

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  Mark Longley

IPC分类号： G06F12/00

CPC分类号： G06F5/06 ,  G06F2205/062 ,  G06F2205/063

摘要： A size and retry programmable multi-synchronous FIFO. In one embodiment, a multi-synchronous FIFO memory generally comprises a selectable number of addressable memory locations for storing information; read control means synchronized by a read clock for controlling pop transactions configured to read from one or more of the selected number of addressable memory locations; write control means synchronized by a write clock asynchronous to the read clock for controlling push transactions to write to one or more of the selected number of addressable memory locations; and selectable transaction retry control means configured to cause read control means to repeat selected pop transactions and/or cause write control means to repeat selected push transactions. In another embodiment a method of retrying a transaction in a multi-synchronous FIFO having a selectable number of addressable memory locations generally comprises the steps of receiving a transaction request; storing the starting address of the transaction register in a start register; executing the transaction; incrementing the starting address in the transaction register after comparing the incremented address to the selected number of addressable memory locations; receiving a retry request; and retrying the transaction.

摘要翻译： 大小和重试可编程多同步FIFO。 在一个实施例中，多同步FIFO存储器通常包括用于存储信息的可选择数量的可寻址存储器位置; 读控制装置由读时钟同步，用于控制被配置为从所选数量的可寻址存储器位置中的一个或多个读取的弹出事件; 写控制装置通过与读时钟异步的写时钟同步，用于控制推动事务以写入所选数量的可寻址存储器位置中的一个或多个; 以及可选择的事务重试控制装置，被配置为使读取控制装置重复所选择的弹出事务和/或使写入控制装置重复所选择的推送事务。 在另一个实施例中，重复具有可选数量的可寻址存储器位置的多同步FIFO中的事务的方法通常包括以下步骤：接收事务请求; 将事务寄存器的起始地址存储在起始寄存器中; 执行交易; 将增加的地址与选定数量的可寻址存储器位置进行比较后，增加事务寄存器中的起始地址; 接收重试请求; 并重试交易。

公开(公告)号：US20100005470A1

公开(公告)日：2010-01-07

申请号：US12167096

申请日：2008-07-02

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison

IPC分类号： G06F9/46

CPC分类号： G06F13/28 ,  G06F13/30

摘要： A direct memory access (DMA) engine schedules data transfer requests of a system-on-chip data processing system according to both an assigned transfer priority and the deadline for completing a transfer. Transfer priority is based on a hardness representing the penalty for missing a deadline. Priorities are also assigned to zero-deadline transfer requests in which there is a penalty no matter how early the transfer completes. If desired, transfer requests may be scheduled in timeslices according to priority in order to bound the latency of lower priority requests, with the highest priority hard real-time transfers wherein the penalty for missing a deadline is severe are given the largest timeslice. Service requests for preparing a next data transfer are posted while a current transaction is in progress for maximum efficiency. Current transfers may be preempted whenever a higher urgency request is received.

摘要翻译： 直接存储器访问（DMA）引擎根据分配的传送优先级和完成传送的截止时间调度片上系统数据处理系统的数据传输请求。 转移优先级基于表示错过期限的惩罚的硬度。 优先权也被分配到零期限转移请求，其中有罚款，无论传输完成的时间早。 如果需要，可以根据优先级按照时间表调度传输请求，以便限制较低优先级请求的延迟，具有最高优先级的硬实时传输，其中丢失最后期限的惩罚是最大的时间片。 在进行当前事务处理以最大效率的情况下，会发布准备下一次数据传输的服务请求。 当接收到更高的紧急请求时，可以抢占当前的传输。

公开(公告)号：US07043518B2

公开(公告)日：2006-05-09

申请号：US10775461

申请日：2004-02-09

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison ,  Rakesh K. Singh

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison ,  Rakesh K. Singh

IPC分类号： G06F7/38

CPC分类号： G06F7/49921 ,  G06F7/49994 ,  G06F7/505 ,  G06F7/523 ,  G06F7/5443 ,  G06F9/3001 ,  G06F9/30036 ,  G06F2207/382 ,  G06F2207/3828

摘要： A multiply accumulate unit (“MAC”) that performs operations on packed integer data. In one embodiment, the MAC receives 2 32-bit data words which, depending on the specified mode of operation, each contain either four 8-bit operands, two 16-bit operands, or one 32-bit operand. Depending on the mode of operation, the MAC performs either sixteen 8×8 operations, four 16×16 operations, or one 32×32 operation. Results may be individually retrieved from registers and the corresponding accumulator cleared after the read cycle. In addition, the accumulators may be globally initialized. Two results from the 8×8 operations may be packed into a single 32-bit register. The MAC may also shift and saturate the products as required.

摘要翻译： 对打包的整数数据执行操作的乘法累加单元（“MAC”）。 在一个实施例中，MAC接收2个32位数据字，其取决于指定的操作模式，每个包含四个8位操作数，两个16位操作数或一个32位操作数。 根据操作模式，MAC执行十六个8x8操作，四个16x16操作或一个32x32操作。 结果可以从寄存器单独检索，相应的累加器在读周期后清零。 此外，累加器可以被全局初始化。 来自8x8操作的两个结果可以打包到一个32位寄存器中。 MAC也可能会根据需要移动和饱和产品。

公开(公告)号：US20100005332A1

公开(公告)日：2010-01-07

申请号：US12167111

申请日：2008-07-02

申请人： Moshe B. Simon ,  Erik P. Machnicki

发明人： Moshe B. Simon ,  Erik P. Machnicki

IPC分类号： G06F1/12

CPC分类号： G06F1/12

摘要： A global timebase system and method for a system-on-chip synchronizes multiple clock domains in each of a plurality of receiver modules by broadcasting a global timebase count value as Gray code over a global timebase bus. A global timebase generator includes a binary counter and a binary-to-Gray-code converter. Each receiver module registers the global timebase count value with its own local clock and includes a Gray-code-to-binary converter. The converted value, in binary form, may be used as least significant bits of a globally synchronized local timebase. Most significant bits may be generated by a local binary counter incremented at each 1-to-0 transition of the most significant bit of the global timebase count value.

摘要翻译： 用于片上系统的全局时基系统和方法通过在全局时基总线上广播全局时基计数值作为格雷码，来同步多个接收机模块中的每一个中的多个时钟域。 全局时基生成器包括二进制计数器和二进制到灰色代码转换器。 每个接收器模块使用其本地时钟寄存全局时基计数值，并包含一个格雷码到二进制转换器。 二进制形式的转换值可以用作全局同步的本地时基的最低有效位。 最高有效位可以由在全局时基计数值的最高有效位的每个1到0转换处递增的本地二进制计数器生成。

公开(公告)号：US20120173786A1

公开(公告)日：2012-07-05

申请号：US13416971

申请日：2012-03-09

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison

IPC分类号： G06F13/28

CPC分类号： G06F13/28 ,  G06F13/30

摘要： A direct memory access (DMA) engine schedules data transfer requests of a data processing system according to both an assigned transfer priority and the deadline for completing a transfer.

摘要翻译： 直接存储器访问（DMA）引擎根据分配的传送优先级和完成传送的截止时间调度数据处理系统的数据传输请求。

公开(公告)号：US08151008B2

公开(公告)日：2012-04-03

申请号：US12167096

申请日：2008-07-02

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison

IPC分类号： G06F13/28 ,  G06F13/30

CPC分类号： G06F13/28 ,  G06F13/30

摘要： A direct memory access (DMA) engine schedules data transfer requests of a system-on-chip data processing system according to both an assigned transfer priority and the deadline for completing a transfer. Transfer priority is based on a hardness representing the penalty for missing a deadline. Priorities are also assigned to zero-deadline transfer requests in which there is a penalty no matter how early the transfer completes. If desired, transfer requests may be scheduled in timeslices according to priority in order to bound the latency of lower priority requests, with the highest priority hard real-time transfers wherein the penalty for missing a deadline is severe are given the largest timeslice. Service requests for preparing a next data transfer are posted while a current transaction is in progress for maximum efficiency. Current transfers may be preempted whenever a higher urgency request is received.

摘要翻译： 直接存储器访问（DMA）引擎根据分配的传送优先级和完成传送的截止时间调度片上系统数据处理系统的数据传输请求。 转移优先级基于表示错过期限的惩罚的硬度。 优先权也被分配到零期限转移请求，其中有罚款，无论传输完成的时间早。 如果需要，可以根据优先级按照时间表调度传输请求，以便限制较低优先级请求的延迟，具有最高优先级的硬实时传输，其中丢失最后期限的惩罚是最大的时间片。 在进行当前事务处理以最大效率的情况下，会发布准备下一次数据传输的服务请求。 当接收到更高的紧急请求时，可以抢占当前的传输。

公开(公告)号：US07716269B2

公开(公告)日：2010-05-11

申请号：US11153979

申请日：2005-06-16

申请人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison ,  Rakesh K. Singh

发明人： Moshe B. Simon ,  Erik P. Machnicki ,  David A. Harrison ,  Rakesh K. Singh

IPC分类号： G06F7/38

CPC分类号： G06F7/49921 ,  G06F7/49994 ,  G06F7/505 ,  G06F7/523 ,  G06F7/5443 ,  G06F9/3001 ,  G06F9/30036 ,  G06F2207/382 ,  G06F2207/3828

摘要： A multiply accumulate unit (“MAC”) that performs operations on packed integer data. In one embodiment, the MAC receives 2 32-bit data words which, depending on the specified mode of operation, each contain either four 8-bit operands, two 16-bit operands, or one 32-bit operand. Depending on the mode of operation, the MAC performs either sixteen 8×8 operations, four 16×16 operations, or one 32×32 operation. Results may be individually retrieved from registers and the corresponding accumulator cleared after the read cycle. In addition, the accumulators may be globally initialized. Two results from the 8×8 operations may be packed into a single 32-bit register. The MAC may also shift and saturate the products as required.

摘要翻译： 对打包的整数数据执行操作的乘法累加单元（“MAC”）。 在一个实施例中，MAC接收2个32位数据字，其取决于指定的操作模式，每个包含四个8位操作数，两个16位操作数或一个32位操作数。 根据操作模式，MAC执行十六个8×8操作，四个16×16操作或一个32×32操作。 结果可以从寄存器单独检索，相应的累加器在读周期后清零。 此外，累加器可以被全局初始化。 来自8×8操作的两个结果可能被打包到单个32位寄存器中。 MAC也可能会根据需要移动和饱和产品。

公开(公告)号：US08190942B2

公开(公告)日：2012-05-29

申请号：US12167111

申请日：2008-07-02

申请人： Moshe B. Simon ,  Erik P. Machnicki

发明人： Moshe B. Simon ,  Erik P. Machnicki

IPC分类号： G06F1/12

CPC分类号： G06F1/12

摘要： A global timebase system and method for a system-on-chip synchronizes multiple clock domains in each of a plurality of receiver modules by broadcasting a global timebase count value as Gray code over a global timebase bus. A global timebase generator includes a binary counter and a binary-to-Gray-code converter. Each receiver module registers the global timebase count value with its own local clock and includes a Gray-code-to-binary converter. The converted value, in binary form, may be used as least significant bits of a globally synchronized local timebase. Most significant bits may be generated by a local binary counter incremented at each 1-to-0 transition of the most significant bit of the global timebase count value.

摘要翻译： 用于片上系统的全局时基系统和方法通过在全局时基总线上广播全局时基计数值作为格雷码，来同步多个接收机模块中的每一个中的多个时钟域。 全局时基生成器包括二进制计数器和二进制到灰色代码转换器。 每个接收器模块使用其本地时钟寄存全局时基计数值，并包含一个格雷码到二进制转换器。 二进制形式的转换值可以用作全局同步的本地时基的最低有效位。 最高有效位可以由在全局时基计数值的最高有效位的每个1到0转换处递增的本地二进制计数器生成。