公开(公告)号：US06438650B1

公开(公告)日：2002-08-20

申请号：US09216107

申请日：1998-12-16

申请人： Nhon T. Quach ,  Sunny Huang ,  Jeen Miin ,  Huang Kuang Hu ,  Stuart Sailer ,  Michael Paul Corwin

发明人： Nhon T. Quach ,  Sunny Huang ,  Jeen Miin ,  Huang Kuang Hu ,  Stuart Sailer ,  Michael Paul Corwin

IPC分类号： G06F1200

CPC分类号： G06F12/0859

摘要： A system for processing caches misses includes a request miss buffer, secondary miss logic, and a request identifier buffer. When a request misses in a cache, information characterizing the request is provided to the request miss buffer and the secondary miss logic. The secondary miss logic determines whether the request may be merged with a pending bus transaction, and provides the request identifier buffer with a pointer to the request information. The pointer is stored at an entry associated with the pending bus transaction. For a load request, data returned by the bus transaction is routed to a targeted register, using the request information in the request miss buffer.

摘要翻译： 用于处理高速缓存未命中的系统包括请求未命中缓冲器，次要错误逻辑和请求标识符缓冲器。 当请求在高速缓存中丢失时，表征请求的信息被提供给请求未命中缓冲器和辅助错误逻辑。 次要错误逻辑确定请求是否可以与未决总线事务合并，并且向请求标识符缓冲器提供指向请求信息的指针。 指针存储在与未决总线事务相关联的条目中。 对于加载请求，总线事务返回的数据使用请求丢失缓冲区中的请求信息路由到目标寄存器。