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    Data ordering translation between linear and interleaved domains at a bus interface
    1.
    发明授权
    Data ordering translation between linear and interleaved domains at a bus interface 失效
    总线接口上的线性和交织域之间的数据排序转换

    公开(公告)号：US07206886B2

    公开(公告)日：2007-04-17

    申请号：US11064569

    申请日：2005-02-24

    申请人： Robert S. Horton ,  Clarence R. Ogilvie ,  Charles S. Woodruff

    发明人： Robert S. Horton ,  Clarence R. Ogilvie ,  Charles S. Woodruff

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4013

    摘要： A bus bridge for coupling between a first bus and a second includes: at least one data buffer; data load logic and data unload logic. The data load logic places received data in the at least one data buffer, wherein the data is received at the bus bridge from across the first bus in a first data ordering. The data unload logic automatically translates the received data from the first data ordering to a second data ordering during unloading of the data from the at least one data buffer for transfer across the second bus, wherein the first data ordering and the second data ordering are each a different one of a linear data ordering and an interleaved data ordering.

    摘要翻译： 用于在第一总线和第二总线之间耦合的总线桥包括：至少一个数据缓冲器; 数据加载逻辑和数据卸载逻辑。 数据加载逻辑将接收到的数据放置在至少一个数据缓冲器中，其中数据在总线桥接处以第一数据顺序跨越第一总线接收。 在卸载来自至少一个数据缓冲器的数据的第一数据排序期间，数据卸载逻辑自动将所接收的数据从第一数据排序转换为第二数据排序，其中第一数据排序和第二数据排序分别为 线性数据排序和交织数据排序中的不同之一。

    Semiconductor layer forming method and structure
    2.
    发明授权
    Semiconductor layer forming method and structure 有权
    半导体层形成方法和结构

    公开(公告)号：US08341588B2

    公开(公告)日：2012-12-25

    申请号：US12897021

    申请日：2010-10-04

    申请人： Robert D. Herzl ,  Robert S. Horton ,  Kenneth A. Lauricella ,  David W. Milton ,  Clarence R. Ogilvie ,  Paul M. Schanely ,  Nitin Sharma ,  Tad J. Wilder ,  Charles B. Winn

    发明人： Robert D. Herzl ,  Robert S. Horton ,  Kenneth A. Lauricella ,  David W. Milton ,  Clarence R. Ogilvie ,  Paul M. Schanely ,  Nitin Sharma ,  Tad J. Wilder ,  Charles B. Winn

    IPC分类号： G06F15/04 ,  G06F17/50

    CPC分类号： G06F17/5068 ,  G06F2217/72

    摘要： A method of forming and electrical structure. The method includes determining that a first semiconductor device requires an engineering change order (ECO). An additional structure layer required to implement the ECO is determined. A first insertion point location for inserting the additional structure layer within the first semiconductor device is selected. The first insertion point location is associated with a second insertion point location within a design for a second semiconductor device. The second semiconductor device is generated in accordance with the first ECO. The second semiconductor device comprises second structures. The second structures comprise same structures as first structures in the first semiconductor device. The second structures are formed in locations within the second semiconductor device that are associated with locations in the first semiconductor device comprising the first structures. The second semiconductor device comprises the additional structure layer located within the second insertion point location.

    摘要翻译： 一种形成和电气结构的方法。 该方法包括确定第一半导体器件需要工程改变顺序（ECO）。 确定实现ECO所需的附加结构层。 选择用于将附加结构层插入第一半导体器件内的第一插入点位置。 第一插入点位置与用于第二半导体器件的设计中的第二插入点位置相关联。 根据第一ECO产生第二半导体器件。 第二半导体器件包括第二结构。 第二结构包括与第一半导体器件中的第一结构相同的结构。 第二结构形成在第二半导体器件内的与包含第一结构的第一半导体器件中的位置相关联的位置。 第二半导体器件包括位于第二插入点位置内的附加结构层。

    Minimizing impact of design changes for integrated circuit designs
    3.
    发明授权
    Minimizing impact of design changes for integrated circuit designs 有权
    最大限度地减少设计变更对集成电路设计的影响

    公开(公告)号：US08060845B2

    公开(公告)日：2011-11-15

    申请号：US12173222

    申请日：2008-07-15

    申请人： Robert D. Herzl ,  Robert S. Horton ,  Kenneth A. Lauricella ,  David W. Milton ,  Clarence R. Ogilvie ,  Paul M. Schanely ,  Nitin Sharma ,  Tad J. Wilder ,  Charles B. Winn

    发明人： Robert D. Herzl ,  Robert S. Horton ,  Kenneth A. Lauricella ,  David W. Milton ,  Clarence R. Ogilvie ,  Paul M. Schanely ,  Nitin Sharma ,  Tad J. Wilder ,  Charles B. Winn

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505

    摘要： A method is provided for updating an existing netlist to reflect a design change. A register transfer level (RTL) design incorporating the design change and the existing netlist are provided to a synthesis tool. The existing netlist is set to a read-only condition to prevent a change to the existing netlist. The design and the read-only existing netlist are processed with the synthesis tool reusing logic structures from the read-only existing netlist by performing an optimization of the design and the read-only existing netlist with an objective to minimize the design space. The optimization is constrained by the read-only existing netlist. A result is generated by the synthesis tool including the existing netlist and a new portion of a netlist reflecting the design change.

    摘要翻译： 提供了一种用于更新现有网表以反映设计变更的方法。 将设计更改和现有网表的注册传输级别（RTL）设计提供给综合工具。 现有的网表设置为只读条件，以防止更改现有的网表。 通过执行设计优化和只读现有网表的综合工具对来自只读现有网表的逻辑结构进行重用，设计和只读现有网表被处理，目的是最小化设计空间。 优化受只读现有网表约束。 综合工具产生的结果包括现有网表和反映设计变更的网表的新部分。

    SEMICONDUCTOR LAYER FORMING METHOD AND STRUCTURE
    6.
    发明申请
    SEMICONDUCTOR LAYER FORMING METHOD AND STRUCTURE 有权
    半导体层形成方法和结构

    公开(公告)号：US20120083913A1

    公开(公告)日：2012-04-05

    申请号：US12897021

    申请日：2010-10-04

    申请人： Robert D. Herzl ,  Robert S. Horton ,  Kenneth A. Lauricella ,  David W. Milton ,  Clarence R. Ogilvie ,  Nitin Sharma ,  Tad J. Wilder ,  Charles B. Winn

    发明人： Robert D. Herzl ,  Robert S. Horton ,  Kenneth A. Lauricella ,  David W. Milton ,  Clarence R. Ogilvie ,  Nitin Sharma ,  Tad J. Wilder ,  Charles B. Winn

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068 ,  G06F2217/72

    摘要： A method of forming and electrical structure. The method includes determining that a first semiconductor device requires an engineering change order (ECO). An additional structure layer required to implement the ECO is determined. A first insertion point location for inserting the additional structure layer within the first semiconductor device is selected. The first insertion point location is associated with a second insertion point location within a design for a second semiconductor device. The second semiconductor device is generated in accordance with the first ECO. The second semiconductor device comprises second structures. The second structures comprise same structures as first structures in the first semiconductor device. The second structures are formed in locations within the second semiconductor device that are associated with locations in the first semiconductor device comprising the first structures. The second semiconductor device comprises the additional structure layer located within the second insertion point location.

    摘要翻译： 一种形成和电气结构的方法。 该方法包括确定第一半导体器件需要工程改变顺序（ECO）。 确定实现ECO所需的附加结构层。 选择用于将附加结构层插入第一半导体器件内的第一插入点位置。 第一插入点位置与用于第二半导体器件的设计内的第二插入点位置相关联。 根据第一ECO产生第二半导体器件。 第二半导体器件包括第二结构。 第二结构包括与第一半导体器件中的第一结构相同的结构。 第二结构形成在第二半导体器件内的与包含第一结构的第一半导体器件中的位置相关联的位置。 第二半导体器件包括位于第二插入点位置内的附加结构层。