公开(公告)号：US06766500B1

公开(公告)日：2004-07-20

申请号：US10016232

申请日：2001-12-06

申请人： Ross A. Donelly ,  William C. Naylor ,  Michael Fu

发明人： Ross A. Donelly ,  William C. Naylor ,  Michael Fu

IPC分类号： G06F1750

CPC分类号： G06F17/5072

摘要： A computer implemented process for the automatic creation of integrated circuit (IC) geometry including a multiple pass process flow using multiple passes of direct timing driven placement after a first pass of non-direct timing driven placement. First, a high level description of the circuit design may be synthesized. Next, a non-direct timing driven placement process may place the design. Then the placed design may be routed. Alternatively, routability may be estimated. After routing, a modified design may be resynthesized. The resynthesized design may then be placed according to a direct timing driven placement process. This sequence may be repeated several times.

摘要翻译： 一种用于在非直接定时驱动放置的第一次通过之后自动创建集成电路（IC）几何形状的计算机实现的过程，其包括使用多次直接定时驱动放置的多遍处理流程。 首先，可以合成电路设计的高级描述。 接下来，非直接定时驱动放置过程可以放置设计。 然后放置的设计可以路由。 或者，可以估计可路由性。 路由后，修改后的设计可以重新合成。 然后可以根据直接定时驱动放置过程放置再合成设计。 该序列可以重复几次。

公开(公告)号：US06948143B2

公开(公告)日：2005-09-20

申请号：US10434737

申请日：2003-05-09

申请人： Ross A. Donelly ,  William C. Naylor ,  Jason R. Woolever

发明人： Ross A. Donelly ,  William C. Naylor ,  Jason R. Woolever

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5072

摘要： A method and system of constrained optimization with linear constraints to remove overlap among cells of an integrated circuit. A coarse placement using well known methods may provide an initial placement of cells. Overlapping cells are separated. Any cell moved to its initial placement may be fixed so as not to be moved during subsequent placements. A plurality of linear inequalities representing allowable placements of a plurality of cells of a layout is generated. An objective function measuring cell movement subject to the constraints of the plurality of inequalities is minimized. The objective function minimizes cell movement from the initial cell placement. In this novel manner, large and small cells may be automatically simultaneously placed, deriving speed and quality advantages over prior art methods.

摘要翻译： 一种采用线性约束约束优化的方法和系统，以消除集成电路单元之间的重叠。 使用公知方法的粗放置可以提供单元的初始放置。 重叠单元被分离。 移动到其初始展示位置的任何单元格可能会被修改，以便在后续展示位置不被移动。 产生表示布局的多个单元格的允许布置的多个线性不等式。 受到多个不等式约束的测量单元移动的目标函数被最小化。 目标函数最小化从初始细胞放置的细胞运动。 以这种新颖的方式，可以自动地同时放置大小电池，从而获得与现有技术方法相比的速度和质量优点。

公开(公告)号：US06983431B2

公开(公告)日：2006-01-03

申请号：US10434736

申请日：2003-05-09

申请人： Ross A. Donelly ,  William C. Naylor ,  Jason R. Woolever

发明人： Ross A. Donelly ,  William C. Naylor ,  Jason R. Woolever

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A method and system for the simultaneous placement of large and small cells in an electronic circuit. A coarse placement using well known methods may provide an initial placement of cells. Cells meeting a size criteria may be selected for further processing. An optimum cell orientation may be determined. An optimum axis of movement for separation may be determined. Overlapping cells may be separated and their positions may be optimized in both horizontal and vertical directions. Any cell moved from its initial placement may be fixed so as not to be moved during subsequent placements. This process may be repeated for cells meeting a new, generally smaller, size criteria. A well known detailed placement process may finalize a design. In this novel manner, large and small cells may be automatically simultaneously placed, deriving speed and quality advantages over prior art methods.

摘要翻译： 一种用于在电子电路中同时放置大小电池的方法和系统。 使用公知方法的粗放置可以提供单元的初始放置。 可以选择满足尺寸标准的单元进行进一步处理。 可以确定最佳细胞取向。 可以确定用于分离的最佳运动轴线。 可以分离重叠单元，并且可以在水平和垂直方向上优化其位置。 任何从其初始展示位置移动的单元格可能会被修复，以便在后续展示位置不被移动。 对于满足新的，通常较小的尺寸标准的单元，可以重复该过程。 众所周知的详细布置过程可以完成设计。 以这种新颖的方式，可以自动地同时放置大小电池，从而获得与现有技术方法相比的速度和质量优点。

公开(公告)号：US06665851B1

公开(公告)日：2003-12-16

申请号：US10006965

申请日：2001-12-04

申请人： Ross A. Donelly ,  William C. Naylor

发明人： Ross A. Donelly ,  William C. Naylor

IPC分类号： G06F1750

CPC分类号： G06F17/5072

摘要： A method and system for the quick placement of electronic circuits using orthogonal one dimensional placements. All circuits of a design may be placed in a linear dimension to obtain a first placement. Next, those same circuits may be placed in a second linear dimension, orthogonal to the first dimension, in order to obtain a second placement. Finally, a two dimensional placement for the circuits may be created by selecting for each circuit element a first coordinate from the first placement and a second coordinate from the second placement.

摘要翻译： 一种使用正交一维放置快速放置电子电路的方法和系统。 设计的所有电路可以放置在线性尺寸以获得第一放置。 接下来，这些相同的电路可以放置在与第一尺寸正交的第二线性尺寸中，以便获得第二布置。 最后，可以通过为每个电路元件选择来自第一放置的第一坐标和来自第二放置的第二坐标来创建用于电路的二维布置。

公开(公告)号：US5454070A

公开(公告)日：1995-09-26

申请号：US181248

申请日：1994-01-13

申请人： Ross A. Donelly ,  Jim Mulhearn

发明人： Ross A. Donelly ,  Jim Mulhearn

IPC分类号： G06T9/00 ,  G06T11/00

CPC分类号： G06T9/00

摘要： Computer based images are normally provided in the form of large amounts of data on a pixel by pixel basis. Method and apparatus (25) are disclosed for converting this pixel based data (7,8,9-16,17) to spline based data (FIG. 5) wherein the characteristics present in the pixel based data are substantially retained in the spline based version of the image.

摘要翻译： 基于计算机的图像通常以逐个像素为基础以大量数据的形式提供。 公开了用于将基于像素的数据（7,8,9-16,17）转换为基于样条的数据（图5）的方法和装置（25），其中基于像素的数据中存在的特征基本上保留在基于样条的基于 版本的图像。

公开(公告)号：US06212666B1

公开(公告)日：2001-04-03

申请号：US08743488

申请日：1996-11-04

申请人： Karl W. Gohl ,  Ross A. Donelly ,  Helmut Hissen

发明人： Karl W. Gohl ,  Ross A. Donelly ,  Helmut Hissen

IPC分类号： G06F1750

CPC分类号： G06F17/5031

摘要： A method and apparatus that displays a “delay chart” on a display screen, using a variety of user-selected formats and representing delays of a circuit being debugged. These formats include right-to-left and left-to-right displays. The displays can optionally have duplicative paths merged and zero delay paths removed. The invention also allows the designer to select various parts of the delay chart and then automatically highlights related portions of HDL code for the circuit (which also is displayed on the display screen). Conversely, the designer can select portions of the HDL code and the invention will automatically highlight related portions of the delay chart. Thus, the designer can easily determine which parts of the HDL caused large delays in the circuit being designed and can easily change those parts of the HDL in an attempt to obtain more desirable timing.

摘要翻译： 在显示屏幕上显示“延迟图”的方法和装置，使用各种用户选择的格式并表示被调试的电路的延迟。 这些格式包括从右至左和从左到右的显示。 显示器可以可选地具有合并的重复路径，并且去除零延迟路径。 本发明还允许设计人员选择延迟图的各个部分，然后自动突出显示电路的HDL代码的相关部分（其也显示在显示屏上）。 相反，设计人员可以选择HDL代码的部分，本发明将自动突出延迟图的相关部分。 因此，设计者可以容易地确定HDL的哪些部分在被设计的电路中引起大的延迟，并且可以容易地改变HDL的那些部分以试图获得更理想的时序。