公开(公告)号：US20020095642A1

公开(公告)日：2002-07-18

申请号：US09726927

申请日：2000-11-30

Applicant: STMicroelectronics, Inc.

Inventor： Faraydon O. Karim ,  Kartik V. Talsania ,  Vincent E. Wass

IPC: H03M013/00 ,  G06F011/00

CPC classification number: H03M13/096

Abstract: A method and a computing system compute an incremental checksum corresponding to a data packet. The incremental checksum is computed within one processor cycle of a processor. A first register (102) stores first checksum information corresponding to a data packet. A second register (104) stores second checksum information corresponding to old information being deleted from the data packet. A third register (106) stores third checksum information corresponding to new information being added to the data packet. An incremental checksum circuit (100), electrically connected to the first register (102), to the second register (104), and to the third register (106), provides resulting checksum information corresponding to the data packet after deleting the old information from the data packet and adding the new information to the data packet. The resulting checksum information is selectively stored in the first register (102).

Abstract translation: 方法和计算系统计算对应于数据分组的增量校验和。 在处理器的一个处理器周期内计算增量校验和。 第一寄存器（102）存储对应于数据包的第一校验和信息。 第二寄存器（104）存储对应于从数据分组中删除的旧信息的第二校验和信息。 第三寄存器（106）存储对应于添加到数据分组的新信息的第三校验和信息。 与第一寄存器（102）电连接到第二寄存器（104）和第三寄存器（106）的增量校验和电路（100）在从旧数据包中删除旧信息之后提供对应于数据包的结果校验和信息 数据包，并将新信息添加到数据包中。 产生的校验和信息被选择性地存储在第一寄存器（102）中。