公开(公告)号：US08037387B2

公开(公告)日：2011-10-11

申请号：US12345310

申请日：2008-12-29

申请人： Seiji Kajihara ,  Kohei Miyase ,  Xiaqing Wen ,  Yoshihiro Minamoto ,  Hiroshi Date

发明人： Seiji Kajihara ,  Kohei Miyase ,  Xiaqing Wen ,  Yoshihiro Minamoto ,  Hiroshi Date

IPC分类号： G06F11/00

CPC分类号： G01R31/318328 ,  G01R31/318335

摘要： Provided are a conversion device and the like for converting a initial test pattern given in advance into a test pattern of a bit constitution of different logic values, without losing the fault coverage of transition delay fault which can be detected by the constitution element of the initial test pattern. The conversion device converts an initial test pattern 100a given in advance for a logic circuit into an intermediate test pattern 100b of a bit constitution of different logic values, where the constitution elements of the initial test pattern 100a are at least two test vectors applied in succession. The conversion device includes a decision means for deciding a combination of logic values in the initial test pattern 100a which meet a detection condition of faults of the logic circuit which can be detected by applying the constitution elements.

摘要翻译： 提供了一种用于将预先给出的初始测试图案转换成不同逻辑值的比特构造的测试图案的转换装置等，而不会丢失可由初始化的构成元素检测到的过渡延迟故障的故障覆盖 测试模式。 转换装置将用于逻辑电路的预先给出的初始测试图案100a转换成不同逻辑值的比特结构的中间测试图案100b，其中初始测试图案100a的构成元素是连续应用的至少两个测试矢量 。 转换装置包括判定装置，用于决定初始测试图案100a中的逻辑值的组合，其满足通过应用构成要素可以检测的逻辑电路的故障的检测条件。

公开(公告)号：US20090113261A1

公开(公告)日：2009-04-30

申请号：US12345310

申请日：2008-12-29

申请人： Seiji Kajihara ,  Kohei Miyase ,  Xiaqing Wen ,  Yoshihiro Minamoto ,  Hiroshi Date

发明人： Seiji Kajihara ,  Kohei Miyase ,  Xiaqing Wen ,  Yoshihiro Minamoto ,  Hiroshi Date

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/318328 ,  G01R31/318335

摘要： Provided are a conversion device and the like for converting a initial test pattern given in advance into a test pattern of a bit constitution of different logic values, without losing the fault coverage of transition delay fault which can be detected by the constitution element of the initial test pattern. The conversion device converts an initial test pattern 100a given in advance for a logic circuit into an intermediate test pattern 100b of a bit constitution of different logic values, where the constitution elements of the initial test pattern 100a are at least two test vectors applied in succession. The conversion device includes a decision means for deciding a combination of logic values in the initial test pattern 100a which meet a detection condition of faults of the logic circuit which can be detected by applying the constitution elements.

摘要翻译： 提供了一种用于将预先给出的初始测试图案转换成不同逻辑值的比特构造的测试图案的转换装置等，而不会丢失可由初始化的构成元素检测到的过渡延迟故障的故障覆盖 测试模式。 转换装置将用于逻辑电路的预先给出的初始测试图案100a转换成不同逻辑值的比特结构的中间测试图案100b，其中初始测试图案100a的构成元素是连续应用的至少两个测试矢量 。 转换装置包括判定装置，用于决定初始测试图案100a中的逻辑值的组合，其满足通过应用构成要素可以检测的逻辑电路的故障的检测条件。